技術(shù)編號：6948547
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。本發(fā)明涉及一種，且具體而言，涉及一種能夠改善由低k材料構(gòu)成的層間介電層(ILD)中的溝槽剖面形貌的工藝。背景技術(shù)目前，等離子體蝕刻工藝作為一種半導體制造工藝而被廣泛用于定義硅集成電路的結(jié)構(gòu)。在銅互連工藝中，由于銅較難蝕刻，所以通常利用等離子體蝕刻工藝在層間介電層 (ILD)中蝕刻出通孔或溝槽以將金屬填入其中從而實現(xiàn)導電性互連(大馬士革法)。一般而言，ILD由基于二氧化硅的材料構(gòu)成。隨著IC制造向亞45nm及以下發(fā)展，互連延遲成為提高集成電路(IC)的速度和...
注意：該技術(shù)已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。