技術(shù)編號(hào)：6921421
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明涉及一種電路基板的圖案化制程，特別是一種有關(guān)于通過吸附具有抑制金屬成核特性的薄膜，如自組裝單層膜(Self-AssembledMonolayers，也稱自組裝分子層)的印模(stamp)，對(duì)電路基板進(jìn)行金屬層選擇性沉積步驟，以形成微小通孔及線路圖案的制程。圖1A至圖1E是現(xiàn)有技術(shù)于集成電路基板的圖案化制程，其步驟包括(a)提供一基材作為集成電路基板10的主體，在該集成電路基板10的上、下側(cè)表面分別覆蓋有上、下金屬層11、12，以作為后續(xù)定義電路布線之...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。