技術(shù)編號(hào)：40383851
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本申請(qǐng)涉及集成電路，具體涉及一種鎖相環(huán)電路、芯片及電子設(shè)備。背景技術(shù)、鎖相環(huán)(phase-locked?loops，pll)是一種利用反饋控制原理實(shí)現(xiàn)輸入時(shí)鐘信號(hào)與輸出時(shí)鐘信號(hào)的頻率及相位同步的技術(shù)。在相關(guān)技術(shù)中，為了降低輸出時(shí)鐘信號(hào)的噪聲，鎖相環(huán)電路的環(huán)路帶寬通常為輸入時(shí)鐘信號(hào)帶寬的/及以下。然而，減小鎖相環(huán)的環(huán)路帶寬會(huì)延長(zhǎng)鎖相環(huán)的鎖定時(shí)間，使得鎖相環(huán)將輸出時(shí)鐘信號(hào)與參考時(shí)鐘信號(hào)同步的鎖定時(shí)間可能長(zhǎng)達(dá)幾百微秒，進(jìn)而造成采用鎖相環(huán)電路的裝置性能下降的問題。技術(shù)實(shí)現(xiàn)思路、鑒于以上問題，本...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。