技術編號：12824626
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及處理器技術領域，特別涉及一種處理器中斷機制的驗證方法及驗證裝置。背景技術目前，超標量處理器本身的設計復雜，并且多個流水線的指令執(zhí)行，而在超標量處理器的驗證中，中斷會與處理器的各級流水和各種指令相結合，導致故驗證的復雜度較高。具體地，由于RTL(register-transferlevel，寄存器傳輸級)級的超標量處理器每次發(fā)射并能提交多條指令，而處理器模型一般用c++，systemverilog等更高抽象級的語言描述為單條指令提交的參考模型，從而沒有具體的時序關系或者與RTL的實現(xiàn)不盡...
注意：該技術已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權人授權前，僅供技術研究參考不得用于商業(yè)用途。
該專利適合技術人員進行技術研發(fā)參考以及查看自身技術是否侵權，增加技術思路，做技術知識儲備，不適合論文引用。
請注意，此類技術沒有源代碼，用于學習研究技術思路。