一種配置適配器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型涉及一種用于FPGA測試用的多工位快速配置裝置的配置適配器。
【背景技術(shù)】
[0002] FPGA(Field_Programmable Gate Array現(xiàn)場可編程門陣列）是作為專用集成電路 領(lǐng)域中的一種半定制電路而出現(xiàn)的，它的出現(xiàn)既解決了定制電路的不足，又克服了原有可 編程器件門電路數(shù)量有限的缺點(diǎn)，可以廣泛應(yīng)用在航天、通信、計算機(jī)硬件系統(tǒng)、程序控制、 數(shù)字系統(tǒng)等領(lǐng)域。FPGA可以通過編程把一個通用集成電路快速配置成用戶需要的專用數(shù)字 電路，因而大大加快了電子產(chǎn)品的研發(fā)周期，降低了研發(fā)成本，縮短了產(chǎn)品上市時間。
[0003] 隨著FPGA的廣泛應(yīng)用，對器件可靠性的要求也越來越高，同時由于FPGA的集成度 越來越高，內(nèi)部結(jié)構(gòu)越來越復(fù)雜，對于FPGA的測試也將越來越復(fù)雜。由于FPGA的可編程性， FPGA的測試不同于普通ASIC的測試。對FPGA測試時需要先將FPGA配置成具有特定功能的電 路，再對FPGA施加對應(yīng)的測試向量。這樣通過反復(fù)多次不同的配置來覆蓋FPGA內(nèi)部的所有 資源來完成對FPGA的測試。隨著FPGA規(guī)模的不斷提升，F(xiàn)PGA的功能日趨復(fù)雜，測試配置的體 積不斷增大。從而導(dǎo)致測試配置的時間增加，測試配置的次數(shù)增多。在上述過程中，加載測 試配置所占用的時間約占整個測試時間的90%_98%。同時芯片的測試成本是由整個的測 試時間決定的，因此，如何盡可能快的完成測試過程中的FPGA配置成了FPGA測試中必須解 決的問題。
[0004] 現(xiàn)有技術(shù)中，實現(xiàn)FPGA的配置方法有很多，根據(jù)器件的類型和應(yīng)用場景，各FPGA廠 家均提供了多種配置方法來實現(xiàn)對FPGA的配置，歸納起來主要有以下幾種：1、JTAG方式;2、 主串方式;3、從串方式;4、并行方式。JTAG方式加載配置數(shù)據(jù)的方法電路簡單、工作可靠、無 需外接PR0M等存儲器件進(jìn)行數(shù)據(jù)配置;主串、從串方式加載配置數(shù)據(jù)的方法是通過串行方 式讀取專用PR0M存儲器介質(zhì)中的數(shù)據(jù)，實現(xiàn)FPGA的在線配置;這三種配置方法都是采用串 行的數(shù)據(jù)傳輸方式將配置數(shù)據(jù)加載到FPGA芯片中的，配置時間較長。并行方式配置速度快， 時序簡單，可選擇8位、16位或32位的數(shù)據(jù)位寬，但其配置時鐘由外部提供，需要設(shè)計專用電 路控制整個配置過程。
[0005] 專利《基于測試系統(tǒng)的FPGA多重實時重配置適配器》（申請?zhí)? 201120260394.6)公 開的一種基于測試系統(tǒng)的FPGA多重實時重配置適配器。該方法是將FPGA測試所需要的配置 文件儲存在一個配置存儲器陣列，測試系統(tǒng)在測試時通過測試向量控制多路選擇器陣列選 擇配置文件對待測FPGA芯片進(jìn)行測試前的配置，該方案針對FPGA測試中需要頻繁的對FPGA 進(jìn)行重配置以及測試系統(tǒng)與FPGA開發(fā)環(huán)境不兼容導(dǎo)致的不能配置的問題提供了一個很好 的解決方案。該方案通過EDA開發(fā)支持板將FPGA開發(fā)環(huán)境編譯生成的配置文件通過JTAG接 口下載到配置測試板中的配置存儲器中。測試時由測試向量通過測試通道驅(qū)動多路選擇器 陣列選擇存儲器組實現(xiàn)將特定的配置文件加載到待測FPGA芯片。專利《基于測試系統(tǒng)的 FPGA多重實時重配置適配器》的方案硬件開銷較大，一顆千萬門級的FPGA芯片測試時需要 下載上千種不同的配置數(shù)據(jù)，配置數(shù)據(jù)的存儲需要消耗大量的存儲空間，硬件開銷較大;測 試程序調(diào)試階段配置數(shù)據(jù)的更新較為復(fù)雜，需要連接EDA開發(fā)支持板將配置數(shù)據(jù)更新到存 儲器陣列中，同時在配置時需要通過測試向量來控制實現(xiàn)對FPGA芯片的配置，占用了本就 緊張的測試系統(tǒng)資源；同時該方案僅僅實現(xiàn)了對FPGA芯片的配置，在測試過程中往往需要 對加載后的配置數(shù)據(jù)進(jìn)行回讀進(jìn)行配置電路的測試，該方案無法實現(xiàn)對配置數(shù)據(jù)的回讀。 一顆設(shè)計好的FPGA芯片往往可以支持多種配置模式，該方案也不能夠?qū)崿F(xiàn)對不同配置模式 的切換。 【實用新型內(nèi)容】
[0006] 本實用新型提供一種配置適配器，可以實現(xiàn)同時對多顆待測FPGA芯片的配置操 作，且實現(xiàn)對配置數(shù)據(jù)的回讀操作，支持多種配置模式可選，支持多顆待測FPGA芯片的串行 菊花鏈配置和JTAG鏈配置模式，并兼容多種測試平臺，實現(xiàn)配置適配器與待測FPGA芯片的 隔離保護(hù)及動態(tài)電平匹配，配置適配器工作時不占用測試程序的向量及通道資源，節(jié)省了 存儲介質(zhì)，簡化了硬件設(shè)計，配置數(shù)據(jù)更新靈活，并節(jié)省了配置時間。
[0007] 為了達(dá)到上述目的，本實用新型提供一種配置適配器，其用于FPGA測試用的多工 位快速配置裝置，包含：
[0008] 配置電路；
[0009] USB控制電路，其電性連接配置電路；
[0010] 若干隔離匹配電路，其電性連接配置電路，該隔離匹配電路的數(shù)量與配置適配器 的工位數(shù)量相同；
[0011] 若干FPGA接口，其分別對應(yīng)電性連接隔離匹配電路和待測FPGA芯片，該FPGA接口 的數(shù)量與配置適配器的工位數(shù)量相同；
[0012] 供電電路，其電性連接配置電路、USB控制電路、以及若干隔離匹配電路；
[0013] 所述的配置電路包含：
[0014] 配置控制電路，其電性連接USB控制電路；
[0015] 接收FIFO，其電性連接USB控制電路和配置控制電路；
[0016] 發(fā)送FIFO，其電性連接USB控制電路和配置控制電路；
[0017] 若干配置時序電路，其電性連接配置控制電路、接收FIFO、發(fā)送FIFO和隔離匹配電 路，該配置時序電路的數(shù)量與配置適配器的工位數(shù)量相同；
[0018]鏈?zhǔn)脚渲脮r序電路，其電性連接配置控制電路、接收FIFO、發(fā)送FIFO和所有的隔離 匹配電路；
[0019] 所述的USB控制電路實現(xiàn)配置模塊與配置適配器之間基于USB協(xié)議的高速數(shù)據(jù)傳 輸通路，并實現(xiàn)配置模塊與配置電路之間的數(shù)據(jù)交互；
[0020] 所述的隔離匹配電路，實現(xiàn)配置適配器輸出的配置信號電平標(biāo)準(zhǔn)與待測FPGA芯片 的電平標(biāo)準(zhǔn)的匹配及信號隔離；
[0021] 所述的供電電路實現(xiàn)對配置適配器中其他電路提供穩(wěn)定可靠的電源供應(yīng)；
[0022] 所述的配置控制電路接收USB控制電路發(fā)送的控制指令，解析指令并根據(jù)指令讀 寫配置控制電路內(nèi)部的配置寄存器信息，設(shè)置工位使能、操作類型、配置模式選擇及配置接 口電平標(biāo)準(zhǔn)選擇，獲取配置、回讀的結(jié)果，并向USB控制電路返回操作結(jié)果；
[0023] 接收FIFO通過高速并行接口接收USB控制電路發(fā)送的批量數(shù)據(jù)，并將數(shù)據(jù)存儲供 配置時序電路讀取，發(fā)送FIFO接收配置時序電路發(fā)送的回讀數(shù)據(jù)并將數(shù)據(jù)通過高速并行接 口發(fā)送給USB控制電路；
[0024] 配置時序電路按照所選擇的配置模式產(chǎn)生除串行菊花鏈配置和JTAG鏈配置以外 的配置時序?qū)⒔邮誇IFO中的配置數(shù)據(jù)加載到待測FPGA芯片中或者產(chǎn)生回讀時序從待測 FPGA芯片中讀取配置數(shù)據(jù)，并將讀取的數(shù)據(jù)發(fā)送給發(fā)送FIFO;
[0025] 當(dāng)選擇的配置模式為串行菊花鏈配置或JTAG鏈配置時，鏈?zhǔn)脚渲脮r序電路產(chǎn)生對 應(yīng)的配置時序?qū)⒔邮誇IFO中的配置數(shù)據(jù)加載到待測FPGA芯片。
[0026 ]所述的USB控制電路包含電性連接的USB收發(fā)電路和控制模塊，USB收發(fā)電路實現(xiàn) 配置適配器與配置模塊之間的高速數(shù)據(jù)傳輸，控制模塊將配置模塊下發(fā)的控制指令通過高 速并行接口發(fā)送給配置電路，同時通過高速并行接口接收配置電路回發(fā)的回讀數(shù)據(jù)，并將 回讀數(shù)據(jù)通過批量傳輸?shù)姆绞桨l(fā)送給配置模塊。
[0027] 執(zhí)行回讀操作時，配置模塊會根據(jù)接收到的操作工位信息，按工位編號順序依次 執(zhí)行回讀操作，待當(dāng)前工位的回讀操作完成后，再執(zhí)行下一個工位的回讀操作。
[0028] 所述的隔離匹配電路包含電性連接的電平轉(zhuǎn)換電路和繼電器電路，在配置適配器 對待測FPGA芯片進(jìn)行操作時，電平轉(zhuǎn)換電路將配置適配器輸出的配置信號的電平轉(zhuǎn)換為與 待測FPGA芯片的配置端口的電平相匹配的電平標(biāo)準(zhǔn)，然后繼電器電路將配置信號與待測 FPGA芯片的配置端口連通，在配置操作或回讀操作完成后，繼電器電路將配置信號與待測 FPGA芯片的配置端口的連接斷開，以避免對后續(xù)測試的干擾。
[0029] 所述的供電電路包含繼電器電路電源JD_P0WER、USB控制電路電源USB_P0WER、配 置電路電源FPGA_P0WER以及電平匹配電路電源DUT_P0WER四組電源：繼電器電路電源JD_ POWER是隔離匹配電路中繼電器電路的供電電源;USB控制電路電源USB_P0WER給USB控制電 路提供電源;配置電路電源FPGA_P0WER為配置電路提供電源；電平匹配電路電源DUT_P0WER 是隔離匹配電路中電平轉(zhuǎn)換電路部分與待測FPGA芯片配置端口的電平標(biāo)準(zhǔn)匹配的參考電 平。
[0030]所述的配置電路中的寄存器包含：
[0031 ]固件版本寄存器Veision;保存FPGA固件程序的版本信息；
[0032] 工位使能寄存器SITE_CS;控制對應(yīng)工位配置時序電路(3034)的使能狀態(tài)；
[0033]配置模式寄存器CFG_TYP;保存配置模式信息，配置時序電路(3034)根據(jù)該寄存器 的值產(chǎn)生對應(yīng)的配置時序或回讀時序；
[0034] 配置狀態(tài)寄存器D0NE_S;保存待測FPGA芯片(4)的配置結(jié)果；
[0035]初始化狀態(tài)寄存器INIT_S;保存待測FPGA芯片(4)的上電初始化完成狀態(tài)；
[0036]回讀狀態(tài)寄存器BUSY_S;在對待測FPGA芯片（4)執(zhí)行回讀操作時保存回讀的狀態(tài) 信息；
[0037] 電平標(biāo)準(zhǔn)寄存器P0WER_S:保存待測FPGA芯片(4)當(dāng)前時刻的電平標(biāo)準(zhǔn)信息，配置 控制電路(3031)將根據(jù)該寄存器的狀態(tài)動態(tài)調(diào)整隔離匹配電路(304)中電平匹配電路的輸 出電平標(biāo)準(zhǔn)。
[0038] 所述的配置時序電路包含Master Serial時序電路、Slave SelectMAP時序電路、 Master