多層信號(hào)疊加的多屏拼接處理器及其多層信號(hào)疊加方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及處理器技術(shù)領(lǐng)域，尤其涉及一種多層信號(hào)疊加的多屏拼接處理器及其多層信號(hào)疊加方法。
【背景技術(shù)】
[0002]多屏拼接處理器的功能是采集多個(gè)視頻信號(hào)，經(jīng)過疊加拼接后輸出到大屏幕上顯示。隨著顯示技術(shù)的發(fā)展，單個(gè)屏幕的分辨率正在不斷變大，從1400x1050到1920x1080，再到3840x2160(4K)，因此在單個(gè)屏幕內(nèi)顯示更多的畫面，更多的信息，也成為了一種新的需求，例如目前的單屏顯示9個(gè)信號(hào)或顯示16個(gè)信號(hào)都是比較常見的使用模式。
[0003]實(shí)時(shí)型多屏拼接處理器通常由采集單元，主控單元，高速串行信號(hào)交叉單元，輸出單元構(gòu)成，因?yàn)檩敵鰡卧恳宦返囊曨l信號(hào)都有獨(dú)立的處理通道，所以能很好地滿足視頻處理實(shí)時(shí)性的要求。但是正因?yàn)槿绱?，硬件成本比較高，所以在一個(gè)屏幕內(nèi)疊加的信號(hào)就比較少，2個(gè)，4個(gè)或8個(gè)。如果想要增加單屏信號(hào)數(shù)量，通常有兩種辦法:
[0004]—是在輸出單元增加更多的處理通道，這樣硬件成本就會(huì)急劇上升，成本增高；
[0005]二是采用如圖1所示的處理器級(jí)聯(lián)方式，先在處理器I中將幾個(gè)信號(hào)疊加，然后輸出給處理器2采集單元，再在處理器2中再和其他信號(hào)疊加，這樣不光總體成本高，而且級(jí)聯(lián)后傳輸延時(shí)增大，實(shí)時(shí)性降低。
[0006]而總線型架構(gòu)多屏拼接處理器，如圖2所示，通過PCI或PCIe總線將采集板，顯示板，CPU，內(nèi)存連在一起，可以很容易地實(shí)現(xiàn)在一個(gè)屏內(nèi)顯示多個(gè)畫面，如9個(gè)，16個(gè)，甚至更多。但是由于所有數(shù)據(jù)都是在總線上傳輸，受總線帶寬的限制，當(dāng)顯示的畫面?zhèn)€數(shù)增加時(shí)，很容易超過帶寬，因此就需要通過降低圖像幀率的處理方式來限制傳輸數(shù)據(jù)量。這樣圖像的流暢性，實(shí)時(shí)性都會(huì)降低。
[0007]因此，在滿足信號(hào)實(shí)時(shí)傳輸?shù)臈l件下，使單屏能顯示更多的信號(hào)，同時(shí)又不至于成本增加過多成為本領(lǐng)域技術(shù)人員亟待解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0008]本發(fā)明實(shí)施例提供的一種多層信號(hào)疊加的多屏拼接處理器及其多層信號(hào)疊加方法，實(shí)現(xiàn)了在滿足信號(hào)實(shí)時(shí)傳輸?shù)臈l件下，使單屏能顯示更多的信號(hào)，解決了成本增加過多的技術(shù)問題。
[0009]本發(fā)明實(shí)施例提供的一種多層信號(hào)疊加的多屏拼接處理器，包括:
[0010]至少一個(gè)輸出單元；
[0011]每個(gè)所述輸出單元設(shè)置有第一疊加模塊、第二疊加模塊和延時(shí)控制模塊；
[0012]其中，所述第一疊加模塊通過傳輸?shù)剿鲚敵鰡卧男盘?hào)進(jìn)行一次疊加，所述第二疊加模塊對所述第一疊加模塊通過級(jí)聯(lián)環(huán)回傳輸?shù)?，并通過所述延時(shí)控制模塊進(jìn)行延時(shí)處理后的所述信號(hào)進(jìn)行再次疊加處理。
[0013]可選地，所述的多層信號(hào)疊加的多屏拼接處理器還包括:[ΟΟ? 4]至少一個(gè)采集單元、交叉單元和主控單元，所述輸出單元、所述采集單元通過交叉單元級(jí)聯(lián)連接，所述主控單元與所述采集單元、所述交叉單元和所述輸出單元連接。
[0015]可選地，所述延時(shí)控制模塊，具體用于對獲取到的所述第一疊加模塊輸出的首次疊加的所述信號(hào)對應(yīng)設(shè)置延時(shí)為0，再獲取通過所述第二疊加模塊進(jìn)行二次疊加經(jīng)由所述交叉單元級(jí)聯(lián)環(huán)回傳輸給所述第一疊加模塊再次疊加后的所述信號(hào)，并對再次疊加后的所述信號(hào)進(jìn)行與疊加次數(shù)相對應(yīng)的延時(shí)設(shè)置，使得與級(jí)聯(lián)環(huán)回的所述信號(hào)延時(shí)相同。
[0016]可選地，所述輸出單元還包括串并轉(zhuǎn)換模塊、第一并串轉(zhuǎn)換模塊、縮放緩存模塊、第一時(shí)鐘轉(zhuǎn)換模塊和編碼模塊；
[0017]所述串并轉(zhuǎn)換模塊的輸出端與所述縮放緩存模塊連接，所述縮放緩存模塊的輸出端與所述第一疊加模塊連接，所述第一時(shí)鐘轉(zhuǎn)換模塊連接在所述第二疊加模塊和所述編碼模塊之間；
[0018]所述第一并串轉(zhuǎn)換模塊與所述第二疊加模塊的輸出端連接；
[0019]所述串并轉(zhuǎn)換模塊的輸入端、所述第一并串轉(zhuǎn)換模塊的輸出端與所述交叉模塊連接。
[0020]可選地，所述第一時(shí)鐘轉(zhuǎn)換模塊，用于將所述第二疊加模塊輸出的信號(hào)從固定傳輸時(shí)鐘域轉(zhuǎn)換為像素時(shí)鐘域。
[0021]可選地，所述采集單元還包括解碼模塊、第二時(shí)鐘轉(zhuǎn)換模塊和第二并串轉(zhuǎn)換模塊，所述解碼模塊、所述第二時(shí)鐘轉(zhuǎn)換模塊和所述第二并串轉(zhuǎn)換模塊依次級(jí)聯(lián)連接，所述第二并串轉(zhuǎn)換模塊的輸出端與所述交叉單元連接。
[0022]本發(fā)明實(shí)施例提供的一種多屏拼接處理器的多層信號(hào)疊加方法，通過本實(shí)施例中提及的任意一種所述的多層信號(hào)疊加的多屏拼接處理器進(jìn)行實(shí)現(xiàn)，包括:
[0023]第一疊加模塊通過傳輸?shù)捷敵鰡卧男盘?hào)進(jìn)行一次疊加；
[0024]第二疊加模塊對第一疊加模塊通過級(jí)聯(lián)環(huán)回傳輸?shù)模⑼ㄟ^延時(shí)控制模塊進(jìn)行延時(shí)處理后的信號(hào)進(jìn)行再次疊加處理。
[0025]可選地，第一疊加模塊通過傳輸?shù)捷敵鰡卧男盘?hào)進(jìn)行一次疊加具體包括:
[0026]串并轉(zhuǎn)換模塊獲取到交叉單元通過采集單元傳輸?shù)男盘?hào)進(jìn)行串并轉(zhuǎn)換，并通過縮放緩存模塊進(jìn)行信號(hào)緩存縮放；
[0027]所述第一疊加模塊獲取到所述縮放緩存模塊傳輸?shù)乃鲂盘?hào)進(jìn)行一次疊加。
[0028]可選地，第二疊加模塊對第一疊加模塊通過級(jí)聯(lián)環(huán)回傳輸?shù)?，并通過延時(shí)控制模塊進(jìn)行延時(shí)處理后的信號(hào)進(jìn)行再次疊加處理具體包括:
[0029]所述延時(shí)控制模塊對獲取到的所述第一疊加模塊輸出的首次疊加的所述信號(hào)對應(yīng)設(shè)置延時(shí)為O ；
[0030]或
[0031]所述延時(shí)控制模塊獲取通過所述第二疊加模塊進(jìn)行二次疊加經(jīng)由所述交叉單元級(jí)聯(lián)環(huán)回傳輸給所述第一疊加模塊再次疊加后的所述信號(hào)，并對再次疊加后的所述信號(hào)進(jìn)行與疊加次數(shù)相對應(yīng)的延時(shí)設(shè)置，使得與級(jí)聯(lián)環(huán)回的所述信號(hào)延時(shí)相同。
[0032]可選地，多屏拼接處理器的多層信號(hào)疊加方法還包括:
[0033]第一時(shí)鐘轉(zhuǎn)換模塊將所述第二疊加模塊輸出的信號(hào)從固定傳輸時(shí)鐘域轉(zhuǎn)換為像素時(shí)鐘域，輸出到編碼模塊進(jìn)行輸出。
[0034]從以上技術(shù)方案可以看出，本發(fā)明實(shí)施例具有以下優(yōu)點(diǎn):
[0035]本發(fā)明實(shí)施例提供的一種多層信號(hào)疊加的多屏拼接處理器及其多層信號(hào)疊加方法，其中，多層信號(hào)疊加的多屏拼接處理器包括:至少一個(gè)輸出單元;每個(gè)輸出單元設(shè)置有第一疊加模塊、第二疊加模塊和延時(shí)控制模塊;其中，第一疊加模塊通過傳輸?shù)捷敵鰡卧男盘?hào)進(jìn)行一次疊加，第二疊加模塊對第一疊加模塊通過級(jí)聯(lián)環(huán)回傳輸?shù)?，并通過延時(shí)控制模塊進(jìn)行延時(shí)處理后的信號(hào)進(jìn)行再次疊加處理。本實(shí)施例中，通過第一疊加模塊通過傳輸?shù)捷敵鰡卧男盘?hào)進(jìn)行一次疊加，第二疊加模塊對第一疊加模塊通過級(jí)聯(lián)環(huán)回傳輸?shù)?，并通過延時(shí)控制模塊進(jìn)行延時(shí)處理后的信號(hào)進(jìn)行再次疊加處理，實(shí)現(xiàn)了在滿足信號(hào)實(shí)時(shí)傳輸?shù)臈l件下，使單屏能顯示更多的信號(hào)，解決了成本增加過多的技術(shù)問題。
【附圖說明】
[0036]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。
[0037]圖1至圖3為現(xiàn)有技術(shù)的多屏拼接處理器的結(jié)構(gòu)示意圖；
[0038]圖4為本發(fā)明實(shí)施例中提供一種多層信號(hào)疊加的多屏拼接處理器的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖；
[0039]圖5為本發(fā)明實(shí)施例中提供一種多屏拼接處理器的多層信號(hào)疊加方法的一個(gè)實(shí)施例的流程示意圖；
[0040]圖6為本發(fā)明實(shí)施例中提供一種多屏拼接處理器的多層信號(hào)疊加方法的一個(gè)實(shí)施例的流程示意圖；
[0041]圖7為圖6的應(yīng)用例示意圖。
【具體實(shí)施方式】
[0042]本發(fā)明實(shí)施例提供的一種多層信號(hào)疊加的多屏拼接處理器及其多層信號(hào)疊加方法，實(shí)現(xiàn)了在滿足信號(hào)實(shí)時(shí)傳輸?shù)臈l件下，使單屏能顯示更多的信號(hào)，解決了成本增加過多的技術(shù)問題。
[0043]為使得本發(fā)明的發(fā)明目的、特征、優(yōu)點(diǎn)能夠更加的明顯和易懂，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，下面所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而非全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0044]請參閱圖4，本發(fā)明實(shí)施例中提供一種多層信號(hào)疊加的多屏拼接處理器的一個(gè)實(shí)施例包括:
[0045]至少一個(gè)輸出單元I;
[0046]每個(gè)輸出單元I設(shè)置有第一疊加模塊S1、第二疊加模塊S3和延時(shí)控制模塊S2;
[0047]其中，第一疊加模塊SI通過傳輸?shù)捷敵鰡卧狪的信號(hào)進(jìn)行一次疊加，第二疊加模塊S3對第一疊加模塊SI通過級(jí)聯(lián)環(huán)回傳輸?shù)模⑼ㄟ^延時(shí)控制模塊S2進(jìn)行延時(shí)處理后的信號(hào)進(jìn)行再次疊加處理。
[0048]進(jìn)一步地，多層信號(hào)疊加