一種垂直結(jié)構(gòu)led芯片制備方法
【技術(shù)領(lǐng)域】
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[0001]本發(fā)明屬于發(fā)光二極管技術(shù)領(lǐng)域，具體涉及基于激光剝離工藝技術(shù)制備垂直結(jié)構(gòu)LED芯片領(lǐng)域。
【背景技術(shù)】
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[0002]自上世紀(jì)90年代LED白光照明技術(shù)進入快速發(fā)展階段以來，LED應(yīng)用市場規(guī)模已突破數(shù)千億元，同時近兩年來隨著AlGaN紫外LED/LD器件的快速發(fā)展，使得其在UV固化、紫外線消毒殺菌、半導(dǎo)體固體激光器等應(yīng)用領(lǐng)域也顯現(xiàn)出良好的市場發(fā)展前景。最常見的LED產(chǎn)品采用水平結(jié)構(gòu)設(shè)計，電流從沿水平方向流過LED的發(fā)光區(qū)，電子橫向注入從一個電極到另一個電極，導(dǎo)致途中電流密度分布不均勻，產(chǎn)生電流擁堵效應(yīng)造成了發(fā)光不均勻，且熱分布也不均勻，容易造成器件快速老化失效，從而限制了單顆LED芯片的尺寸以及器件的發(fā)光。采用垂直結(jié)構(gòu)LED芯片技術(shù)能夠良好的解決以上技術(shù)難題，垂直結(jié)構(gòu)芯片將LED的兩個電極放在LED薄膜的兩側(cè)，電流垂直于薄膜表面流過器件，可以大幅度提升單芯片工作電流密度，同時徹底解決藍(lán)寶石散熱不佳的問題。相比較水平結(jié)構(gòu)LED芯片，由于垂直結(jié)構(gòu)LED芯片需要進行襯底剝離和轉(zhuǎn)移，電極圖形加工，U-GaN氮化鎵材料刻蝕區(qū)域定義、鈍化保護層等，因此造成了垂直芯片工藝較水平芯片復(fù)雜。
[0003]垂直結(jié)構(gòu)芯片由于其產(chǎn)品特殊性，必須實現(xiàn)單顆芯片間外延層材料的完全分割，目前多采用等離子體干法深刻蝕或激光燒蝕走道并結(jié)合高溫濕法蝕刻的方式來實現(xiàn)，同時為避免芯片互相間被激光剝離瞬間產(chǎn)生的高壓氣體沖擊影響，必須預(yù)留寬度超過10um以上的深刻蝕走道或激光燒蝕及其緩沖區(qū)域，因此造成外延功能層的嚴(yán)重浪費并導(dǎo)致單位晶圓上芯片產(chǎn)出減少。然而以上技術(shù)還存在其他工藝問題和隱患，例如采用氮化鎵干法深刻蝕工藝耗時長產(chǎn)能低且難以控制刻蝕側(cè)壁形貌多獲得梯形側(cè)壁結(jié)構(gòu)，這將容易導(dǎo)致在U-GaN刻蝕時側(cè)壁坍塌造成芯片外觀變形甚至產(chǎn)生漏電，采用激光燒蝕和高溫濕法腐蝕工藝雖可以解決以上側(cè)壁形貌控制問題，但由于激光燒蝕工藝中芯片單位區(qū)域之間的氮化鎵材料距離仍較近約為7-20um(激光線寬限制)，仍存在剝離瞬間產(chǎn)生的高壓氣體沖擊導(dǎo)致芯片產(chǎn)生漏電的隱患，同時利用高溫腐蝕工藝清洗去除燒蝕走道及其緩沖區(qū)在內(nèi)較寬的無效區(qū)氮化鎵材料時，由于燒蝕走道開口只有一個界面相對較小，容易出現(xiàn)氮化鎵材料腐蝕不干凈現(xiàn)象，輕則造成外觀異常嚴(yán)重時將導(dǎo)致芯片漏電。本發(fā)明提供一種垂直結(jié)構(gòu)芯片區(qū)域分割技術(shù)，可以改善以上的工藝問題和隱患，為垂直結(jié)構(gòu)芯片規(guī)?；a(chǎn)提供較好的解決方案。

【發(fā)明內(nèi)容】

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[0004]本發(fā)明的目的在于提供一種垂直結(jié)構(gòu)LED芯片制備方法，該制備方法利用高溫溶液腐蝕和特殊設(shè)計激光燒蝕工藝來實現(xiàn)單位區(qū)域的分割，改善了等離子體干法深刻蝕和傳統(tǒng)激光燒蝕工藝路線中存在的多種工藝問題和隱患，采用該工藝方法可以降低產(chǎn)品外觀異常和漏電情況，能夠有效提升產(chǎn)品良率，為垂直芯片的規(guī)?；a(chǎn)提供更好的解決方案。
[0005]為達(dá)到上述目的，本發(fā)明采用如下技術(shù)方案來實現(xiàn)的:
[0006]—種垂直結(jié)構(gòu)LED芯片制備方法，包括以下步驟:
[0007]I)在異質(zhì)襯底上利用外延生長方法獲得具有LED結(jié)構(gòu)的LED外延層；
[0008]2)在LED外延層的上表面上利用激光加工出多道交錯的溝槽，形成柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域；
[0009]3)在LED外延層上依次制備得到歐姆接觸層、第一鍵合材料層，在鍵合襯底上制備得到第二鍵合材料層；
[0010]4)將LED外延層上的第一鍵合材料層與鍵合襯底上的第二鍵合材料層鍵合在一起，然后利用激光剝離方法去除異質(zhì)襯底；
[0011]5)將剝離后的LED外延層刻蝕至N-GaN表面，用濕法腐蝕工藝將柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域和LED外延層有效區(qū)域外氮化鎵材料去除，最后完成鈍化層和N電極制備，得到垂直結(jié)構(gòu)LED芯片。
[0012]本發(fā)明進一步的改進在于，異質(zhì)襯底采用藍(lán)寶石、娃或者碳化娃材料制成;LED外延層采用GaN、AIN、InGaN、AlGaN或者Al InGaN材料制成。
[0013]本發(fā)明進一步的改進在于，多道交錯的溝槽數(shù)量大于等于2，采用不定位盲劃或基于晶圓平邊的定位劃線，其包圍形狀為依照設(shè)計需要的規(guī)則或不規(guī)則垂直芯片圖形輪廓，該多道交錯的溝槽為等間距或不等間距分布，且其相互間距離為幾微米至數(shù)十微米，溝槽劃線深度至少達(dá)到或超過異質(zhì)襯底與LED外延層的界面。
[0014]本發(fā)明進一步的改進在于，柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域內(nèi)，在相鄰垂直芯片之間的柱狀包圍數(shù)量大于等于I層，該柱狀區(qū)域最外側(cè)劃線道的邊緣與相近垂直芯片有效區(qū)域邊緣的間距不小于十微米。
[0015]本發(fā)明進一步的改進在于，利用光刻和物理氣相沉積方法，在LED外延層的工作區(qū)域制備得到歐姆接觸層和第一鍵合材料層。
[0016]本發(fā)明進一步的改進在于，將剝離后的LED外延層干法刻蝕至N-GaN表面，干法蝕刻為反應(yīng)離子刻蝕或者感應(yīng)耦合等離子刻蝕。
[0017]本發(fā)明進一步的改進在于，步驟5)中，在N-GaN表面利用物理氣相或化學(xué)氣相沉積方法制備一層完整的鈍化保護層，其材料為氧化硅或氮化硅中的一種，利用光刻、濕法腐蝕在保護層中形成N電極接觸區(qū)，采用物理氣相沉積技術(shù)在該接觸區(qū)完成N電極的制備，得到垂直結(jié)構(gòu)LED芯片。
[0018]相對于現(xiàn)有技術(shù)，本發(fā)明在垂直芯片分割時采用了多道激光劃線工藝，在芯片周邊制備出柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域，以降低或消除激光剝離瞬間高壓氣體沖擊效應(yīng)。同時該區(qū)域由于多道劃線暴露出更多界面，使得腐蝕液和無效區(qū)域的氮化鎵接觸更加充分使其更容易被去除干凈，降低了腐蝕殘留造成的PN界面非故意導(dǎo)通的可能性，同時起到縮短腐蝕工藝時間的目的，能夠提升了垂直芯片產(chǎn)品良率。該工藝設(shè)計經(jīng)試驗證實，垂直芯片外觀良率改善可達(dá)到20%左右，且激光剝離效果較通用工藝改善至少提高5%，產(chǎn)品綜合良率提升至少3%。
【附圖說明】
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[0019]圖1是具體實施例1工藝圖，(a)異質(zhì)襯底上外延層和等間距盲劃線位置示意圖、(b)劃線后柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域示意圖、(C)垂直結(jié)構(gòu)芯片晶圓鍵合結(jié)構(gòu)和激光剝離示意圖、(d)整片垂直結(jié)構(gòu)芯片晶圓示意圖。
[0020]圖2是具體實施例2工藝圖，(a)異質(zhì)襯底上外延層和不等間距柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域示意圖、(b)整片垂直結(jié)構(gòu)芯片晶圓示意圖。
[0021 ]其中:10-異質(zhì)襯底，I1-LED外延層，12-激光劃線位置，13-柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域，20-鍵合襯底，21-金屬電極。
【具體實施方式】
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[0022]以下結(jié)合附圖和實施例對本發(fā)明作進一步的詳細(xì)說明。
[0023]本發(fā)明一種垂直結(jié)構(gòu)LED芯片制備方法，包括以下步驟:
[0024]I)在異質(zhì)襯底10上利用外延生長方法獲得具有LED結(jié)構(gòu)的LED外延層11;其中，異質(zhì)襯底10采用藍(lán)寶石、硅或者碳化硅材料制成;1^外延層11采用6&1^故、11^1^16&~或者Al InGaN材料制成。
[0025]2)在LED外延層11的上表面上利用激光加工出多道交錯的溝槽12，形成柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域13;其中，多道交錯的溝槽數(shù)量大于等于2，采用不定位盲劃或基于晶圓平邊的定位劃線，其包圍形狀為依照設(shè)計需要的規(guī)則或不規(guī)則垂直芯片圖形輪廓，該多道交錯的溝槽為等間距或不等間距分布，且其相互間距離為幾微米至數(shù)十微米，溝槽劃線深度至少達(dá)到或超過異質(zhì)襯底10與LED外延層11的界面。此外，柱狀包圍氮化鎵高壓氣體釋放犧牲區(qū)域13內(nèi)，在相鄰垂直芯片之間的柱狀包圍數(shù)量大于等于I層，該柱狀區(qū)域最外側(cè)劃線道的邊緣與相近垂直芯片有效區(qū)域邊緣的間距不小于十微米。
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