專利名稱：低電壓差分信號接收器的失效保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及防止電磁干擾技術(shù)，特別涉及低電壓差分信號的抗電磁干擾技術(shù)。
背景技術(shù)：
低電壓差分信號LVDS(low voltage differential signaling)是一種小振幅差分信號技術(shù)，使用非常低幅度信號(大約350mV)通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。它特有的低振幅及恒流源模式驅(qū)動只產(chǎn)生極低的噪聲，消耗非常小的功率。
當(dāng)由于瞬間噪聲和脈沖被耦合到接收器輸入端的兩個電導(dǎo)上，產(chǎn)生的電磁干擾(EMI)在接收器的兩個電導(dǎo)上以共模輻射形式發(fā)生。采用低電壓差分信號(LVDS)數(shù)據(jù)傳輸方式比單線數(shù)據(jù)傳輸對共模輸入噪聲信號有更強的抵抗能力，也就說采用低電壓差分信號接收器的抗電磁干擾能力比較強。其中低電壓差分信號在兩條平行線上流經(jīng)的電流及電壓振幅相反，噪聲信號同時耦合到兩條平行線上，而接收端只判別和比較兩信號的差值，結(jié)果是噪聲被抵消。由于兩條信號線周圍的電磁場也是相互抵消，所以差分信號傳輸比單線信號傳輸電磁輻射小得多。從而外來的電磁干擾信號在LVDS線上的疊加大為減少。
在低電壓差分信號接收器中一般都有用于防止輸入端噪聲的失效保護(hù)(Fail Safe這個電路是由美國的國家半導(dǎo)體公司定義)電路，當(dāng)輸入端口的信號無效時，通過失效保護(hù)電路將接收器的輸出置為高電平；當(dāng)輸入信號正常時，失效保護(hù)電路不影響接收器的性能。
現(xiàn)有的低電壓差分信號接收器的失效保護(hù)電路如圖1所示，是采用無源方式實現(xiàn)的。該電路包括分別連接差分信號線A、B的兩個上拉電阻R3、R4，以及與差分信號線A、B連接的與非門N1；低電壓差分信號輸入比較器OP，比較器OP的輸出S1和與非門N1的輸出C接至與非門N2，與非門N2的輸出為Y。工作時，若輸入端信號無效，典型情況是輸入端懸空，則上拉電阻R3、R4把差分信號電壓拉到電源電壓VDD附近，從而使與非門N1的輸出C為低電壓，與非門N2的輸出Y為高電平；若輸入信號有效，則與非門N1的輸出為高電平，與非門N2的輸出Y就是比較器OP輸出的信號S1。。
電磁干擾發(fā)生并被耦合到差分信號線A和B，并同時產(chǎn)生尖峰毛刺。如果A和B毛刺電壓不同時高于N1的閾值電壓VTH，如圖2所示，在出現(xiàn)毛刺電壓期間，N1判斷A和B不同時為高電平，輸出C電壓為高電平。而同時比較器OP判別和比較兩信號A和B的差值基本保持不變，輸出維持原信號S1。C基本不影響改變S1，結(jié)果是N2輸出Y保持不變。這就是失效保護(hù)電路的抗電磁干擾作用。
但是，如果耦合到差分信號線A和B上的毛刺電壓同時高于N1的閾值電壓VTH，如圖3所示，在出現(xiàn)毛刺電壓期間，雖然同時比較器OP判別和比較兩信號A和B的差值基本保持不變，輸出維持原信號S1，但N1判斷A和B同時為高電平，輸出C電壓為低電平。由于C變化為低電平，與非門N2的輸出Y不再與S1一致，而是Y＝S1·C，結(jié)果是Y輸出由與相同于S1電平轉(zhuǎn)為高電平。從這種情況看，失效保護(hù)電路受到耦合到差分信號線A和B毛刺電壓同時高于N1的閾值電壓這種情況下的電磁干擾的影響。
從上面的分析可以看出，圖1所示的這種方式實現(xiàn)的失效保護(hù)電路在電磁干擾干擾比較強烈(瞬間噪聲和脈沖被耦合到接收器輸入端的兩個電導(dǎo)上的產(chǎn)生的電壓大于N1的閾值電壓)情況下功能將會暫時失效。而在實際應(yīng)用中這種方式的失效保護(hù)電路結(jié)構(gòu)在通訊中可以在背板傳輸中使用。當(dāng)背板使用的條件比較復(fù)雜，或者在電磁干擾比較嚴(yán)重的機房或機站環(huán)境中使用時，失效保護(hù)電路受到強烈的電磁干擾下，就有可能出現(xiàn)暫時功能失效情況，從而會引起整個通訊系統(tǒng)的故障。

發(fā)明內(nèi)容
本發(fā)明所要解決就是在電磁干擾比較強烈情況下，現(xiàn)有的低電壓差分信號接收器的失效保護(hù)電路會暫時失效的問題，而提出一種新的失效保護(hù)電路。
一種低電壓差分信號接收器的失效保護(hù)電路，包括一個主比較器OP，上拉電阻R3和R4，與非門N1和N2，所述非門N1的兩個輸入端、主比較器OP的正負(fù)端與兩個上拉電阻R3、R4的一端分別接低電壓差分信號線A和B；兩個上拉電阻R3、R4的一端接上拉電壓VDD；所述保護(hù)電路還包括一個延時時間為T0的延時電路M和判斷電路X；所述延時時間T0須大于一次電磁干擾的干擾時間而小于電路對失效保護(hù)允許的時間延遲；所述判斷電路X當(dāng)兩個輸入均為低電平時輸出低電平，否則輸出高電平；所述延時電路M的輸入端接與非門N1的輸出C，所述延時電路M的輸出D和與非門N1的輸出C接判斷電路X的兩個輸入端；所述判斷電路X的輸出E與主比較器OP的輸出S1分別接與非門N2的兩個輸入端；與非門N2的輸出Y為失效保護(hù)電路的輸出。
本發(fā)明提出的低電壓差分信號接收器的失效保護(hù)電路采用延遲判斷的方法，消除了強電磁干擾對接收電路的影響，有效地解決了現(xiàn)有技術(shù)中強電磁干擾將導(dǎo)致失效保護(hù)電路暫時失效的問題，從而提高了整個系統(tǒng)的可靠性。


圖1是現(xiàn)有技術(shù)中失效保護(hù)電路的電路原理圖；圖2是現(xiàn)有的失效保護(hù)電路抗電磁干擾的波形圖；圖3是現(xiàn)有的失效保護(hù)電路在強電磁干擾下功能暫時失效的波形圖；圖4是本發(fā)明提出的失效保護(hù)電路的電路原理圖；圖5是本發(fā)明提出的電路在滿足T0大于一次電磁干擾干擾的時間情況下的工作波形圖；圖6是本發(fā)明提出的電路在滿足T0小于電路對失效保護(hù)允許的時間延遲下的工作波形圖；圖7是本發(fā)明提出的電路在強電磁干擾情況下的工作波形圖。
具體實施例方式
下面結(jié)合附圖和實施例對本發(fā)明作進(jìn)一步的詳細(xì)說明。
圖1、圖2和圖3在背景技術(shù)中已經(jīng)進(jìn)行過說明。
圖4是本發(fā)明提出的失效保護(hù)電路的電路原理圖。如圖4所示，本發(fā)明提出的失效保護(hù)電路包括一個主比較器OP，上拉電阻R3和R4，與非門N1和N2，所述非門N1的兩個輸入端、主比較器OP的正負(fù)端與兩個上拉電阻R3、R4的一端分別接低電壓差分信號線A和B；兩個上拉電阻R3、R4的一端接上拉電壓VDD；所述保護(hù)電路還包括一個延時時間為T0的延時電路M和判斷電路X；延時時間T0的確定是必須滿足兩個條件(1)條件一T0大于一次電磁干擾的干擾時間，也就是說T0大于在電磁干擾干擾在LVDS輸入信號A和B之間引起的毛刺的時間。
(2)條件二T0小于電路對失效保護(hù)允許的時間延遲，也就是說當(dāng)失效保護(hù)條件發(fā)生時，失效保護(hù)電路及時起作用。
如果T0不能大于一次電磁干擾的干擾時間，延遲電路M不能有效把干擾信號延遲，會引起判斷電路X誤判，從而導(dǎo)致抗電磁干擾功能失效。如果T0不能小于電路對失效保護(hù)允許的時間延遲，當(dāng)失效保護(hù)條件啟動時，電路不能在失效保護(hù)允許的時間內(nèi)啟動失效保護(hù)功能，整個失效保護(hù)電路就會失效。
判斷電路X接收從失效保護(hù)電路中N1門的輸出信號C和從延時電路M輸出的信號D，進(jìn)行邏輯判斷如果C和D同時為低，輸出為低電平；如果C或D有一個是高電平，輸出為高電平。
所述延時電路M的輸入端接與非門N1的輸出C，所述延時電路M的輸出D與非門N1的輸出C接判斷電路X的兩個輸入端；所述判斷電路X的輸出E與主比較器OP的輸出S1分別接與非門N2的兩個輸入端；與非門N2的輸出Y為失效保護(hù)電路的輸出。
圖5是本發(fā)明提出的電路在滿足T0大于一次電磁干擾干擾的時間情況下的工作波形圖。如圖5所示，當(dāng)電磁干擾發(fā)生時，通過本發(fā)明的提出的電路，防止電磁干擾產(chǎn)生的電壓毛刺通過失效保護(hù)電路通道傳遞到輸出，從而防止電磁干擾影響接收器的輸出結(jié)果。由于電磁干擾是高頻信號，在輸入信號A和B造成的電壓毛刺要遠(yuǎn)遠(yuǎn)小于延時時間T0(如當(dāng)電磁干擾造成的毛刺寬度約為20微秒到100微秒時，可以設(shè)定延時時間T0為200微秒)。按照前面條件設(shè)定好T0，就很好滿足圖5的E的狀態(tài)不變。
圖6是本發(fā)明提出的電路在滿足T0小于電路對失效保護(hù)允許的時間延遲下的工作波形圖。如圖6所示，當(dāng)接口電路滿足失效保護(hù)條件，接收器應(yīng)當(dāng)自動啟動失效保護(hù)，這時由于T0時間則需滿足條件二，如圖6中的E信號能及時轉(zhuǎn)換到低電平，完成接收器的失效保護(hù)功能。
圖7是本發(fā)明提出的電路在強電磁干擾情況下的工作波形圖。如圖7所示，在使用本發(fā)明提出的失效保護(hù)電路的接收器中，能在A和B毛刺電壓同時高于N1的閾值電壓情況下，對強電磁干擾產(chǎn)生抗干擾作用。C中由于強電磁干擾產(chǎn)生的低電壓毛刺被本發(fā)明提出的失效保護(hù)電路濾掉，從而使得輸出保持正常。
通過以上的詳細(xì)介紹，可以清楚地看到，本發(fā)明提出的低電壓差分信號接收器的失效保護(hù)電路可以有效地克服現(xiàn)有技術(shù)中強電磁干擾的問題。
權(quán)利要求
1.低電壓差分信號接收器的失效保護(hù)電路，包括一個主比較器OP，上拉電阻R3和R4，與非門N1和N2，所述非門N1的兩個輸入端、主比較器OP的正負(fù)端與兩個上拉電阻R3、R4的一端分別接低電壓差分信號線A和B；兩個上拉電阻R3、R4的一端接上拉電壓VDD；其特征在于所述保護(hù)電路還包括一個延時時間為T0的延時電路M和判斷電路X；所述延時時間T0須大于一次電磁干擾的干擾時間而小于電路對失效保護(hù)允許的時間延遲；所述判斷電路X當(dāng)兩個輸入均為低電平時輸出低電平，否則輸出高電平；所述延時電路M的輸入端接與非門N1的輸出C，所述延時電路M的輸出D和與非門N1的輸出C接判斷電路X的兩個輸入端；所述判斷電路X的輸出E與主比較器OP的輸出S1分別接與非門N2的兩個輸入端；與非門N2的輸出Y為失效保護(hù)電路的輸出。
全文摘要
本發(fā)明公開了一種低電壓差分信號接收器的失效保護(hù)電路，除包括現(xiàn)有技術(shù)中的比較器OP和與非門N1、N2外，還包括一個延時時間為T0的延時電路M和判斷電路X；延時時間T0須大于一次電磁干擾的干擾時間而小于電路對失效保護(hù)允許的時間延遲；判斷電路X當(dāng)兩個輸入均為低電平時輸出低電平，否則輸出高電平。延時電路M的輸入端接與非門N1的輸出，其輸出和與非門N1的輸出接判斷電路X的兩個輸入端；判斷電路X的輸出與主比較器OP的輸出分別接與非門N2的兩個輸入端；與非門N2的輸出Y為失效保護(hù)電路的輸出。本發(fā)明采用延遲判斷的方法，解決了現(xiàn)有技術(shù)中強電磁干擾將導(dǎo)致失效保護(hù)電路暫時失效的問題，提高了整個系統(tǒng)的可靠性。
文檔編號G12B17/02GK1728931SQ200410070679
公開日2006年2月1日 申請日期2004年7月29日 優(yōu)先權(quán)日2004年7月29日
發(fā)明者陳學(xué)君 申請人:中興通訊股份有限公司