基于fpga的調(diào)頻廣播調(diào)制器的制造方法
【專利摘要】本實用新型公開了一種基于FPGA的調(diào)頻廣播調(diào)制器，包括機箱，機箱內(nèi)安裝有MCU模塊、音頻AD電路、FPGA立體聲調(diào)頻編碼模塊、DDS電路、射頻放大電路、低通濾波器、功率調(diào)節(jié)電路、監(jiān)控模塊、電源模塊、顯示面板。立體聲音頻信號輸入到音頻AD電路，經(jīng)過模\數(shù)轉(zhuǎn)換后輸出到FPGA立體聲調(diào)頻編碼模塊，經(jīng)過調(diào)制后輸出到DDS電路，信號經(jīng)過頻率合成后輸出到射頻放大電路，再經(jīng)過低通濾波器輸出到功率調(diào)節(jié)電路后輸出射頻信號；RDS數(shù)據(jù)信號輸入到MCU模塊；FPGA立體聲調(diào)頻編碼模塊和功率調(diào)節(jié)電路分別與MCU模塊連接并實現(xiàn)雙向通訊；監(jiān)控數(shù)據(jù)信號輸入到監(jiān)控模塊；MCU模塊和顯示面板分別與監(jiān)控模塊連接并實現(xiàn)雙向通訊；電源信號輸入到電源模塊，電源模塊的輸出端以并聯(lián)方式分別連接到MCU模塊、音頻AD電路和監(jiān)控模塊。本實用新型功耗低、可靠性強、功能完善、操作簡單、維護方便。
【專利說明】
基于FPGA的調(diào)頻廣播調(diào)制器
技術(shù)領域
[0001]本實用新型涉及一種基于FPGA的調(diào)頻廣播調(diào)制器，尤其是一種適用于廣播電視傳輸發(fā)射系統(tǒng)的集成RDS數(shù)據(jù)編碼功能，可以實現(xiàn)發(fā)射國標立體聲調(diào)頻廣播同時通過副載波傳輸廣播數(shù)據(jù)的設備。
【背景技術(shù)】
[0002]RDS最初是英國BBC廣播公司開發(fā)的一種特殊的無線電廣播，稱“無線數(shù)據(jù)廣播系統(tǒng)”(Rad1 Data System)，它是在調(diào)頻廣播發(fā)射信號中利用副載波把電臺名稱、節(jié)目類型、節(jié)目內(nèi)容及其它信息以數(shù)字形式發(fā)送出去。通過具有RDS功能的調(diào)諧器就可以識別這些數(shù)字信號，變成字符顯示在顯示屏上。另外RDS也可以用于應急廣播中應急數(shù)據(jù)的傳輸。
[0003]傳統(tǒng)基于模擬電路的調(diào)頻廣播調(diào)制器只能簡單的將已調(diào)制到副載波上的RDS數(shù)據(jù)信號與音頻合成后進行調(diào)頻調(diào)制，無法獨立完成RDS數(shù)據(jù)的調(diào)制及發(fā)送。一臺調(diào)頻廣播調(diào)制器就需要一臺RDS數(shù)據(jù)編碼器與之搭配工作，增加了設備成本。本實用新型提供的一種基于FPGA的調(diào)頻廣播調(diào)制器，使用全數(shù)字調(diào)制方式，通過FPGA技術(shù)實現(xiàn)集成RDS的調(diào)頻廣播調(diào)制器，同時具有小型化、低功耗和高可靠性的優(yōu)點。

【發(fā)明內(nèi)容】

[0004]本實用新型要解決的技術(shù)問題是提供一種基于FPGA的調(diào)頻廣播調(diào)制器，采用FPGA+DDS方式實現(xiàn)數(shù)字信號處理，完成音頻信號采集處理、RDS數(shù)據(jù)調(diào)制、立體聲復合基帶信號的合成、直接數(shù)字頻率合成等功能，可以通過遠程監(jiān)控接口和上位機軟件進行數(shù)據(jù)交互，實現(xiàn)實時監(jiān)控功能。
[0005]本實用新型以如下技術(shù)方案解決上述技術(shù)問題的。
[0006]本實用新型基于FPGA的調(diào)頻廣播調(diào)制器，包括機箱，機箱內(nèi)安裝有MCU模塊1、音頻AD電路2、FPGA立體聲調(diào)頻編碼模塊3、DDS電路4、射頻放大電路5、低通濾波器6、功率調(diào)節(jié)電路7、監(jiān)控模塊8、電源模塊9、顯示面板10。立體聲音頻信號輸入到音頻AD電路2，經(jīng)過模\數(shù)轉(zhuǎn)換后輸出到FPGA立體聲調(diào)頻編碼模塊3，經(jīng)過調(diào)制后輸出到DDS電路4，信號經(jīng)過頻率合成后輸出到射頻放大電路5，再經(jīng)過低通濾波器6輸出到功率調(diào)節(jié)電路7后輸出射頻信號;RDS數(shù)據(jù)信號輸入到MCU模塊I，再調(diào)制好的RDS信號輸出至FPGA立體聲調(diào)頻編碼模塊3;監(jiān)控數(shù)據(jù)輸入到監(jiān)控模塊8;電源輸入到電源模塊9。
[0007]所述FPGA立體聲調(diào)頻編碼模塊3和功率調(diào)節(jié)電路7分別與MCU模塊I連接并實現(xiàn)雙向通訊。
[0008]所述M⑶模塊I和顯示面板10分別與監(jiān)控模塊8連接并實現(xiàn)雙向通訊。
[0009]所述監(jiān)控模塊8采用32位ARMCPU的嵌入式實時監(jiān)控系統(tǒng)。
[0010]所述電源模塊9輸出端分別連接到M⑶模塊1、音頻AD電路2、FPGA立體聲調(diào)頻編碼模塊3、DDS電路4、射頻放大電路5、功率調(diào)節(jié)電路7和監(jiān)控模塊8。
[0011]本實用新型功耗低、可靠性強、功能完善、操作簡單、維護方便，通過FPGA技術(shù)實現(xiàn)集成RDS的調(diào)頻廣播調(diào)制器。采用FPGA+DDS方式實現(xiàn)數(shù)字信號處理，完成音頻信號采集處理、RDS數(shù)據(jù)調(diào)制、立體聲復合基帶信號的合成、直接數(shù)字頻率合成等功能。采用ARM處理器作為主控和通信單元，通過遠程監(jiān)控接口和上位機軟件進行數(shù)據(jù)交互，實現(xiàn)遠程監(jiān)控。
【附圖說明】
[0012]圖1是本實用新型的系統(tǒng)不意圖。
[0013]I — MCU 模塊。
[0014]2—音頻AD電路。
[0015]3—FPGA立體聲調(diào)頻編碼模塊。
[0016]4—DDS 電路。
[0017]5—視頻放大電路。
[0018]6—低通濾波器。
[0019]7—功率調(diào)節(jié)電路。
[0020]8—監(jiān)控模塊。
[0021]9—電源模塊。
[0022]10—顯示面板。
【具體實施方式】
[0023]本實用新型基于FPGA的調(diào)頻廣播調(diào)制器，包括機箱，機箱內(nèi)安裝有M⑶模塊1、音頻AD電路2、FPGA立體聲調(diào)頻編碼模塊3、DDS電路4、射頻放大電路5、低通濾波器6、功率調(diào)節(jié)電路7、監(jiān)控模塊8、電源模塊9、顯示面板10。立體聲音頻信號輸入到音頻AD電路2經(jīng)過模\數(shù)轉(zhuǎn)換后，在FPGA立體聲調(diào)頻編碼模塊3中與經(jīng)過MCU模塊I編碼的RDS數(shù)據(jù)進行調(diào)制輸出帶有RDS數(shù)據(jù)的立體聲符合信號，再經(jīng)過頻率合成后輸出到射頻模塊進行射頻放大和頻率調(diào)節(jié)，最后輸出滿足功率要求的射頻信號。
[0024]下面結(jié)合附圖對本實用新型作進一步的描述。
[0025]如圖1所示:機箱內(nèi)有MCU模塊1、音頻AD電路2、FPGA立體聲調(diào)頻編碼模塊3、DDS電路4、射頻放大電路5、低通濾波器6、功率調(diào)節(jié)電路7、監(jiān)控模塊8、電源模塊9、顯示面板10。立體聲音頻信號輸入到音頻AD電路2，信號經(jīng)過模\數(shù)轉(zhuǎn)換后，輸出到FPGA立體聲調(diào)頻編碼模塊3 JPGA立體聲調(diào)頻編碼模塊3將模\數(shù)轉(zhuǎn)換后的音頻數(shù)據(jù)進行音頻信號預處理，立體聲編碼以及RDS數(shù)據(jù)調(diào)制，再將合成的信號與載波頻率進行調(diào)頻調(diào)制，最后輸出帶RDS數(shù)據(jù)的立體聲復合信號至DDS電路4 JDS電路4通過控制相位的變化實現(xiàn)將輸入的不同頻率的復合信號進行頻率合成，輸出射頻信號至射頻放大電路5，信號經(jīng)過一級放大后通過一個低通濾波器6濾除功率放大產(chǎn)生的多次諧波，再經(jīng)過功率調(diào)節(jié)電路7對輸出的功率大小進行調(diào)節(jié)，最后輸出滿足功率要求的射頻信號。RDS數(shù)據(jù)信號輸入到MCU模塊I，M⑶模塊I對輸入的RDS信號進行基帶編碼后，將編碼后的RDS信號輸出至FPGA立體聲調(diào)頻編碼模塊3。監(jiān)控數(shù)據(jù)輸入到監(jiān)控模塊8 ο電源輸入到電源模塊9。
[0026]所述FPGA立體聲調(diào)頻編碼模塊3和功率調(diào)節(jié)電路7分別與MCU模塊I連接并實現(xiàn)雙向通訊，MCU模塊I對調(diào)制參數(shù)進行監(jiān)控，實時監(jiān)測調(diào)制器的調(diào)制度，AD音頻幅度及輸出頻率等。
[0027]所述M⑶模塊I和顯示面板10分別與監(jiān)控模塊8連接并實現(xiàn)雙向通訊。
[0028]所述FPGA立體聲調(diào)頻編碼模塊3所需的時鐘信號從音頻AD電路2輸出的音頻采樣時鐘信號分頻得到，保證編碼器各個部分工作時鐘一致，AD電路2輸出的音頻采樣時鐘作為FPGA立體聲調(diào)頻編碼模塊3的主處理時鐘。
[0029]所述監(jiān)控模塊8采用32位的ARM9處理器作為整個設備的控制、數(shù)據(jù)采集和通信處理核心，監(jiān)控模塊8可與M⑶模塊I實時通訊，監(jiān)控調(diào)制器的運行參數(shù)，同時對外提供遠程監(jiān)控接口，在遠程監(jiān)控接口上提供上位機應用通訊方式及網(wǎng)頁通訊方式實現(xiàn)遠程監(jiān)控，簡化了配置工作，使顯示面板10配置菜單更簡單、清晰。
[0030]所述電源模塊9輸出端分別連接到M⑶模塊1、音頻AD電路2、FPGA立體聲調(diào)頻編碼模塊3、DDS電路4、射頻放大電路5、功率調(diào)節(jié)電路7和監(jiān)控模塊8。
【主權(quán)項】
1.基于FPGA的調(diào)頻廣播調(diào)制器，包括機箱，其特征在于，機箱內(nèi)安裝有M⑶模塊(I)、音頻AD電路(2)、FPGA立體聲調(diào)頻編碼模塊(3)、DDS電路(4)、射頻放大電路(5)、低通濾波器(6)、功率調(diào)節(jié)電路(7)、監(jiān)控模塊(8)、電源模塊(9)、顯示面板(10);立體聲音頻信號輸入到音頻AD電路(2)，經(jīng)過模\數(shù)轉(zhuǎn)換后輸出到FPGA立體聲調(diào)頻編碼模塊(3)，經(jīng)過調(diào)制后輸出到DDS電路(4)，信號經(jīng)過頻率合成后輸出到射頻放大電路(5)，再經(jīng)過低通濾波器(6)輸出到功率調(diào)節(jié)電路(7)后輸出射頻信號;RDS數(shù)據(jù)信號輸入到MCU模塊(I)，再調(diào)制好的RDS信號輸出至FPGA立體聲調(diào)頻編碼模塊(3);監(jiān)控數(shù)據(jù)輸入到監(jiān)控模塊(8);電源輸入到電源模塊(9)02.根據(jù)權(quán)利要求1所述基于FPGA的調(diào)頻廣播調(diào)制器，其特征在于，所述FPGA立體聲調(diào)頻編碼模塊(3)和功率調(diào)節(jié)電路(7)分別與MCU模塊(I)連接并實現(xiàn)雙向通訊。3.根據(jù)權(quán)利要求1所述基于FPGA的調(diào)頻廣播調(diào)制器，其特征在于，所述M⑶模塊(I)和顯示面板(10)分別與監(jiān)控模塊(8)連接并實現(xiàn)雙向通訊。4.根據(jù)權(quán)利要求1所述基于FPGA的調(diào)頻廣播調(diào)制器，其特征在于，所述監(jiān)控模塊(8)采用32位ARM CPU的嵌入式實時監(jiān)控系統(tǒng)。5.根據(jù)權(quán)利要求1所述基于FPGA的調(diào)頻廣播調(diào)制器，其特征在于，所述電源模塊(9)輸出端分別連接到M⑶模塊(I)、音頻AD電路(2)、FPGA立體聲調(diào)頻編碼模塊(3)、DDS電路(4)、射頻放大電路(5 )、功率調(diào)節(jié)電路(7 )和監(jiān)控模塊(8 )。
【文檔編號】G05B19/042GK205490572SQ201620268885
【公開日】2016年8月17日
【申請日】2016年4月5日
【發(fā)明人】梁永忠, 李寧春, 覃暉, 張軍, 閉濤
【申請人】廣西廣播電視技術(shù)中心