基于fpga芯片的hdlc協(xié)議控制器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種HDLC (高級數(shù)據(jù)鏈路控制)協(xié)議控制器，具體涉及一種基于FPGA芯片的HDLC協(xié)議控制器。
【背景技術(shù)】
[0002]隨著城市化進(jìn)程的加快，城市聚集的社會(huì)財(cái)富和人口越來越多，由于道路資源的低效率利用以及市區(qū)道路的結(jié)構(gòu)性缺陷等原因，使得城市交通問題日益突出。解決城市的交通問題，發(fā)展軌道交通則提上了日程，正是在解決長期交通堵塞的有較好的效果，軌道交通得到了較大的發(fā)展。
[0003]網(wǎng)絡(luò)通訊是地鐵列車正常運(yùn)行重要的一環(huán)，如果網(wǎng)絡(luò)通訊工作不正常，上位機(jī)就無法對列車各設(shè)備實(shí)時(shí)傳達(dá)命令及對設(shè)備狀態(tài)進(jìn)行監(jiān)控，整個(gè)列車設(shè)備也無法協(xié)同工作，因此列車網(wǎng)絡(luò)通訊的性能必須可靠。
[0004]目前列車網(wǎng)絡(luò)通信總線主要有MVB、CANOPEN、RS-485等，其中RS-485網(wǎng)絡(luò)主要是以HDLC協(xié)議控制為基礎(chǔ)實(shí)現(xiàn)的。HDLC協(xié)議目前是借助于HDLC硬件協(xié)議芯片來完成，如摩托羅拉公司的MC92460、Intel的82530等。使用HDLC硬件協(xié)議芯片存在靈活性差，片內(nèi)數(shù)據(jù)存儲(chǔ)器容量有限等缺陷，比如當(dāng)需要擴(kuò)大數(shù)據(jù)緩存的容量時(shí)，只能對芯片再外接存儲(chǔ)器或其他電路，導(dǎo)致系統(tǒng)規(guī)模增大。另外，使用HDLC硬件協(xié)議芯片還會(huì)增大印刷線路板的面積，不利于設(shè)備的小型化，帶來成本較高的問題。

【發(fā)明內(nèi)容】

[0005]本實(shí)用新型的目的是提供一種基于FPGA(現(xiàn)場可編程門陣列)芯片的HDLC協(xié)議控制器，解決了現(xiàn)有的協(xié)議控制器需要借助HDLC硬件協(xié)議芯片，使用靈活性差、存儲(chǔ)容量有限的技術(shù)問題，有利于系統(tǒng)規(guī)模小型化，降低設(shè)備成本。
[0006]本實(shí)用新型的技術(shù)解決方案是:所提供的HDLC協(xié)議控制器集成于FPGA芯片上，包括HDLC處理模塊、DSP接口模塊、雙端口 RAM ;HDLC處理模塊與通訊網(wǎng)絡(luò)主設(shè)備相連，用于接收、處理和發(fā)送HDLC幀信息；DSP接口模塊與DSP或者CPU相連，用于轉(zhuǎn)換DSP總線時(shí)序與控制器內(nèi)部讀寫時(shí)序；雙端口 RAM分別與HDLC處理模塊和DSP接口模塊相連，用于接收并暫存通訊網(wǎng)絡(luò)主設(shè)備和DSP間的HDLC幀信息。
[0007]上述控制器還包括Flash接口模塊；Flash接口模塊分別與HDLC處理模塊和Flash相連，用于轉(zhuǎn)換Flash讀寫時(shí)序與HDLC處理模塊對Flash的操作時(shí)序。
[0008]上述控制器還包括寄存器模塊；寄存器模塊分別與HDLC處理模塊和DSP接口模塊相連，用于標(biāo)識(shí)HDLC協(xié)議控制器與DSP之間觸發(fā)的事件。
[0009]上述寄存器模塊包括狀態(tài)寄存器和控制寄存器；狀態(tài)寄存器用于標(biāo)識(shí)與HDLC協(xié)議控制器工作狀態(tài)有關(guān)的事件；控制寄存器用于標(biāo)識(shí)DSP控制HDLC協(xié)議控制器的事件。
[0010]上述控制器還包括附加數(shù)據(jù)區(qū)；附加數(shù)據(jù)區(qū)分別與HDLC處理模塊和DSP接口模塊相連，用于傳遞DSP和HDLC處理模塊之間通信所用到的附加數(shù)據(jù)。
[0011]上述附加數(shù)據(jù)區(qū)包括第二寄存器和第二雙端口 RAM。
[0012]上述控制器還包括循環(huán)緩存隊(duì)列；循環(huán)緩存隊(duì)列與HDLC處理模塊相連，用于保存從HDLC處理模塊發(fā)往通訊網(wǎng)絡(luò)主設(shè)備的實(shí)時(shí)數(shù)據(jù)。
[0013]本實(shí)用新型的有益效果:
[0014](1)本實(shí)用新型使用FPGA芯片來實(shí)現(xiàn)HDLC功能，可以反復(fù)進(jìn)行編程，能夠兼顧速度和靈活性，并能多路并行處理，實(shí)時(shí)性能夠預(yù)測和仿真；同時(shí)還具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、可實(shí)時(shí)在線檢驗(yàn)的優(yōu)點(diǎn)。
[0015](2)本實(shí)用新型首次在列車網(wǎng)絡(luò)通訊系統(tǒng)中采用FPGA技術(shù)設(shè)計(jì)HDLC協(xié)議控制器，采用這種方法實(shí)現(xiàn)的多通道高性能HDLC協(xié)議控制器，具有體積小、功耗低的優(yōu)點(diǎn)，而且可以均衡整個(gè)系統(tǒng)的負(fù)荷，保證網(wǎng)絡(luò)通訊的可靠性。
【附圖說明】
[0016]圖1為本實(shí)用新型較佳實(shí)施例的系統(tǒng)框圖；
[0017]圖2為本實(shí)用新型使用時(shí)的主從設(shè)備連接圖；
【具體實(shí)施方式】
[0018]圖1為本實(shí)用新型較佳實(shí)施例的系統(tǒng)框圖，其中，各模塊的主要功能如下:
[0019](l)HDLC 處理模塊
[0020]該模塊主要負(fù)責(zé)從接收到的HDLC幀中提取幀信息字段的內(nèi)容或者把幀信息封裝成HDLC幀格式并發(fā)送；
[0021](2)DSP 接口模塊
[0022]該模塊負(fù)責(zé)DSP總線時(shí)序與控制器內(nèi)部RAM和寄存器讀寫時(shí)序的轉(zhuǎn)換。
[0023](3) Flash 接口模塊
[0024]該模塊負(fù)責(zé)Flash讀寫時(shí)序與幀處理模塊對Flash操作時(shí)序的轉(zhuǎn)換。
[0025](4)雙端口 RAM (讀、寫)
[0026]該雙端口 RAM包括RAM (讀)和RAM (寫)，RAM (讀)負(fù)責(zé)暫存HDLC處理模塊從主設(shè)備接收到的幀信息(info)，等待DSP讀取；RAM(寫)負(fù)責(zé)暫存DSP要發(fā)送的幀信息，由HDLC處理模塊讀取。
[0027](5)附加數(shù)據(jù)區(qū)(讀、寫)
[0028]附加數(shù)據(jù)區(qū)主要用來傳遞DSP和HDLC控制器之間通信所用到的附加數(shù)據(jù)，由寄存器(傳遞的附加數(shù)據(jù)較小時(shí)用寄存器)和雙端口 RAM(傳遞數(shù)據(jù)較大時(shí)用RAM)組成，包括附加數(shù)據(jù)區(qū)(讀)和附加數(shù)據(jù)區(qū)(寫)。需要由DSP讀取的附加數(shù)據(jù)有:上電后檢測到的Flash里保存的故障信息，幀統(tǒng)計(jì)信息；
[0029](6)寄存器模塊
[0030]寄存器模塊與附加數(shù)據(jù)區(qū)的區(qū)別在于，前者只負(fù)責(zé)保存指示信號(hào)，寄存器中的一個(gè)比特對應(yīng)著一個(gè)事件的觸發(fā)，例如故障發(fā)生指示，追蹤指示等。寄存器模塊分為狀態(tài)寄存器、控制寄存器。狀態(tài)寄存器用于標(biāo)識(shí)與HDLC控制器工作狀態(tài)有關(guān)的事件，比如RAM (讀)數(shù)據(jù)準(zhǔn)備就緒、上電后檢測到有故障信息。控制寄存器用于標(biāo)識(shí)DSP控制HDLC控制器的事件，如RAM(寫)數(shù)據(jù)就緒、故障發(fā)生，追蹤歷史數(shù)據(jù)。
[0031](7)循環(huán)緩存隊(duì)列(FIFO)
[0032]該模塊用來保存從設(shè)備發(fā)往主設(shè)備的實(shí)時(shí)數(shù)據(jù)，該FIFO最多保存150組數(shù)據(jù)。
[0033]圖2為網(wǎng)絡(luò)通訊上位機(jī)和下位機(jī)的接口電路圖，圖中ATI為通訊網(wǎng)絡(luò)的主設(shè)備，以FPGA為核心的硬件電路為列車網(wǎng)絡(luò)通訊的從設(shè)備。本HDLC控制器是利用FPGA硬件實(shí)現(xiàn)HDLC幀的發(fā)送和接收，從而完成與ATI (主設(shè)備)的通信，ATI與從設(shè)備之間通過RS-485接口進(jìn)行通信，通信過程使用HDLC協(xié)議規(guī)范。HDLC控制器具體設(shè)計(jì)需求如下:
[0034](l)ATI與設(shè)備之間通過RS-485接口傳輸HDLC數(shù)據(jù)幀。
[0035](2)通信方式:主站(ATI)采用輪詢方式訪問從站設(shè)備。
[0036](3)傳輸鏈路:
[0037](a)屏蔽雙絞線和地線(ATI側(cè))。
[0038](b)多設(shè)備菊花鏈互連。
[0039](c)點(diǎn)到點(diǎn)連接。
【主權(quán)項(xiàng)】
1.一種基于FPGA芯片的HDLC協(xié)議控制器，其特征在于:所述控制器集成于FPGA芯片上；控制器包括HDLC處理模塊、DSP接口模塊、雙端口 RAM ; HDLC處理模塊與通訊網(wǎng)絡(luò)主設(shè)備相連，用于接收、處理和發(fā)送HDLC幀信息； DSP接口模塊與DSP或者CPU相連，用于轉(zhuǎn)換DSP總線時(shí)序與控制器內(nèi)部讀寫時(shí)序； 雙端口 RAM分別與HDLC處理模塊和DSP接口模塊相連，用于接收并暫存通訊網(wǎng)絡(luò)主設(shè)備和DSP間的HDLC幀信息。2.根據(jù)權(quán)利要求1所述的基于FPGA芯片的HDLC協(xié)議控制器，其特征在于:還包括Flash接口模塊； Flash接口模塊分別與HDLC處理模塊和Flash相連，用于轉(zhuǎn)換Flash讀寫時(shí)序與HDLC處理模塊對Flash的操作時(shí)序。3.根據(jù)權(quán)利要求1或2所述的基于FPGA芯片的HDLC協(xié)議控制器，其特征在于:還包括寄存器模塊； 寄存器模塊分別與HDLC處理模塊和DSP接口模塊相連，用于標(biāo)識(shí)HDLC協(xié)議控制器與DSP之間觸發(fā)的事件。4.根據(jù)權(quán)利要求3所述的基于FPGA芯片的HDLC協(xié)議控制器，其特征在于:所述寄存器模塊包括狀態(tài)寄存器和控制寄存器；狀態(tài)寄存器用于標(biāo)識(shí)與HDLC協(xié)議控制器工作狀態(tài)有關(guān)的事件；控制寄存器用于標(biāo)識(shí)DSP控制HDLC協(xié)議控制器的事件。5.根據(jù)權(quán)利要求4所述的基于FPGA芯片的HDLC協(xié)議控制器，其特征在于:還包括附加數(shù)據(jù)區(qū)； 附加數(shù)據(jù)區(qū)分別與HDLC處理模塊和DSP接口模塊相連，用于傳遞DSP和HDLC處理模塊之間通信所用到的附加數(shù)據(jù)。6.根據(jù)權(quán)利要求5所述的基于FPGA芯片的HDLC協(xié)議控制器，其特征在于:所述附加數(shù)據(jù)區(qū)包括第二寄存器和第二雙端口 RAM。7.根據(jù)權(quán)利要求6所述的基于FPGA芯片的HDLC協(xié)議控制器，其特征在于:還包括循環(huán)緩存隊(duì)列； 循環(huán)緩存隊(duì)列與HDLC處理模塊相連，用于保存從HDLC處理模塊發(fā)往通訊網(wǎng)絡(luò)主設(shè)備的實(shí)時(shí)數(shù)據(jù)。
【專利摘要】本實(shí)用新型涉及一種HDLC(高級數(shù)據(jù)鏈路控制)協(xié)議控制器，具體涉及一種基于FPGA芯片的HDLC協(xié)議控制器。控制器集成于FPGA芯片上，包括HDLC處理模塊、DSP接口模塊、雙端口RAM；HDLC處理模塊與通訊網(wǎng)絡(luò)主設(shè)備相連，用于接收、處理和發(fā)送HDLC幀信息；DSP接口模塊與DSP或者CPU相連，用于轉(zhuǎn)換DSP總線時(shí)序與控制器內(nèi)部讀寫時(shí)序；雙端口RAM分別與HDLC處理模塊和DSP接口模塊相連，用于接收并暫存通訊網(wǎng)絡(luò)主設(shè)備和DSP間的HDLC幀信息。本實(shí)用新型解決了現(xiàn)有的協(xié)議控制器需要借助HDLC硬件協(xié)議芯片，使用靈活性差、存儲(chǔ)容量有限的技術(shù)問題，有利于系統(tǒng)規(guī)模小型化，降低設(shè)備成本。
【IPC分類】H04L29/06
【公開號(hào)】CN205092880
【申請?zhí)枴緾N201520867522
【發(fā)明人】岳文開, 祁國俊, 楊偉, 李康樂, 李航, 劉輝
【申請人】日立永濟(jì)電氣設(shè)備（西安）有限公司
【公開日】2016年3月16日
【申請日】2015年11月2日