多模式同步對時裝置的制造方法
【技術領域】
[0001] 本實用新型涉及網(wǎng)絡通信技術領域，特別是涉及一種多模式同步對時裝置。
【背景技術】
[0002] 隨著電廠和變電站自動化水平的提高，電力系統(tǒng)對統(tǒng)一時鐘的要求愈來愈嚴格和 多樣，有了統(tǒng)一的時間，就可以在同一時間基準下監(jiān)控設備的運行和故障分析，也可以通過 開關的動作時間來判斷事態(tài)的發(fā)展，原國家電力公司在1999年10月頒布了相關規(guī)定，要求 采用外部GPS時鐘對電站裝置進行校時，以保證電力系統(tǒng)的安全運行。每個站都需要建設 一套時間同步系統(tǒng)，以方便繼電保護等裝置在統(tǒng)一時刻記錄狀態(tài)。
[0003] 由于目前各時間同步系統(tǒng)的廠家不同，設備各異，導致各系統(tǒng)時間不一致，難以完 整描述事件順序，難以保證系統(tǒng)運行及故障分析的要求。為正確分析電網(wǎng)事故發(fā)生原因，需 要對時間同步裝置進行統(tǒng)一，建立一個全網(wǎng)統(tǒng)一的時間同步系統(tǒng)，為各專業(yè)、各種裝置提供 準確統(tǒng)一的時間同步信號，為電網(wǎng)的安全可靠運行提供技術保障。全網(wǎng)統(tǒng)一時鐘有助于事 后進行分析，分析和比對各種故障的發(fā)生、發(fā)展的過程，為優(yōu)化保護和控制、防止災難性事 故發(fā)生提供依據(jù)，確保電力系統(tǒng)安全、穩(wěn)定、經(jīng)濟運行。
[0004] 然而現(xiàn)場情況復雜多變，若只有單一的一種對時方式，不能滿足現(xiàn)場要求的，這給 測試人員帶來極大的不便。 【實用新型內(nèi)容】
[0005]基于此，有必要的提供一種方便且具有多種對時模式的多模式同步對時裝置。
[0006] -種多模式同步對時裝置，包括：
[0007] 微處理器，F(xiàn)PGA模塊、GPS模塊、物理層網(wǎng)卡芯片PHY以及晶振，所述晶振與所述物 理層網(wǎng)卡芯片PHY、所述FPGA模塊連接，用于為物理層網(wǎng)卡芯片PHY和所述FPGA模塊提供 時鐘信號；
[0008] 所述微處理器的輸入端與所述GPS模塊和所述物理層網(wǎng)卡芯片PHY連接，其輸出 端與所述FPGA模塊連接，所述FPGA模塊設有與待對時設備連接的接口；所述FPGA模塊還 包括IRIG-B碼接口；
[0009] 所述微處理器根據(jù)GPS模塊或所述物理層網(wǎng)卡芯片PHY輸入的參考時間生成時間 信息，并將所述時間信息發(fā)送給所述FPGA模塊，所述FPGA模塊將所述時間信息發(fā)送給所述 待對時設備，或所述FPGA模塊接收IRIG-B碼并解析所述IRIG-B碼中的時間信息，將所述 時間信息發(fā)送給所述待對時設備。
[0010] 在其中一種實施方式中，所述IRIG-B碼接口用于連接光纖或RS485設備。
[0011] 在其中一種實施方式中，還包括輸入設備，所述輸入設備與所述微處理器連接，用 于輸入切換對時模式指令，所述微處理器將所述切換對時模式指令發(fā)送給所述FPGA模塊， 所述FPGA模塊根據(jù)所述切換對時模式指令將對應模式的時間信息發(fā)送所述給待對時設 備。
[0012] 在其中一種實施方式中，所述微處理器與所述FPGA模塊通過SPI總線連接。
[0013] 在其中一種實施方式中，所述微處理器與所述物理層網(wǎng)卡芯片PHY通過MII總線 連接。
[0014] 在其中一種實施方式中，所述物理層網(wǎng)卡芯片PHY采用DP83640芯片。
[0015] 該多模式同步對時裝置，具有微處理器和FPGA模塊，F(xiàn)PGA模塊分別與GPS模塊和 物理層網(wǎng)卡芯片PHY連接，F(xiàn)PGA模塊還包括IRIG-B碼接口，F(xiàn)PGA模塊根據(jù)GPS模塊或物理 層網(wǎng)卡芯片PHY的參考時間生成標準時間信息，F(xiàn)PGA模塊將時間信息發(fā)送給所述待對時設 備，或，F(xiàn)PGA模塊接收IRIG-B碼并解析IRIG-B碼中的時間信息，將所述時間信息發(fā)送給所 述待對時設備。從而該多模式同步對時裝置能夠?qū)崿F(xiàn)三種模式的精確對時，分別為GPS對 時模式、基于網(wǎng)絡對時的模式和基于RIG-B碼對時模式。用戶能夠根據(jù)實際現(xiàn)場要求選擇 對時模式，適應現(xiàn)場多樣的同步方式，從而為現(xiàn)場測試帶來便利。
【附圖說明】
[0016]圖1為一種實施方式的多模式同步對時裝置的模塊示意圖；
[0017]圖2為另一種實施方式的多模式同步對時裝置的模塊連接示意圖；
[0018] 圖3為基于IEEE-1588對時模式的主從報文交互過程示意圖；
[0019] 圖4為DP83640芯片連接示意圖；
[0020] 圖5為IRIG-B碼接口的結構示意圖；
[0021] 圖6為一種基于IRIG-B碼對時模式的IRIG-B碼編碼格式示意圖。
【具體實施方式】
[0022] 如圖1和如圖2所示，微處理器10,FPGA模塊20、GPS模塊30、物理層網(wǎng)卡芯片 PHY40以及晶振50,晶振與物理層網(wǎng)卡芯片PHY40、FPGA模塊20連接，用于為物理層網(wǎng)卡芯 片PHY40和FPGA模塊20提供時鐘信號。
[0023] 微處理器10的輸入端與GPS模塊30和物理層網(wǎng)卡芯片PHY40連接，其輸出端與 FPGA模塊20連接，F(xiàn)PGA模塊20設有與待對時設備連接的接口，F(xiàn)PGA模塊20還包括IRIG-B 碼接口。
[0024] 微處理器10根據(jù)GPS模塊30或物理層網(wǎng)卡芯片PHY40輸入的參考時間生成時間 信息，并將時間信息發(fā)送給FPGA模塊20,FPGA模塊20將時間信息發(fā)送給待對時設備，或 FPGA模塊20接收IRIG-B碼并解析IRIG-B碼中的時間信息，將時間信息發(fā)送給待對時設 備。
[0025] 該多模式同步對時裝置，具有微處理器和FPGA模塊，F(xiàn)PGA模塊分別與GPS模塊和 物理層網(wǎng)卡芯片PHY連接，F(xiàn)PGA模塊還包括IRIG-B碼接口，F(xiàn)PGA模塊根據(jù)GPS模塊或物理 層網(wǎng)卡芯片PHY的參考時間生成標準時間信息，F(xiàn)PGA模塊將時間信息發(fā)送給所述待對時設 備，或，F(xiàn)PGA模塊接收IRIG-B碼并解析IRIG-B碼中的時間信息，將所述時間信息發(fā)送給所 述待對時設備。從而該多模式同步對時裝置能夠?qū)崿F(xiàn)三種模式的精確對時，分別為GPS對 時模式、基于網(wǎng)絡對時的模式和基于RIG-B碼對時模式。用戶能夠根據(jù)實際現(xiàn)場要求選擇 對時模式，適應現(xiàn)場多樣的同步方式，從而為現(xiàn)場測試帶來便利。
[0026] 在具體的實施方式中，該多模式同步對時裝置的各種物理接口由載板實現(xiàn)，如圖2 所示，模塊與載板之間使用固定接口對接。
[0027] 在其中一種實施方式中，微處理器10的輸入端連接GPS模塊30,與GPS天線配合 實現(xiàn)接收GPS衛(wèi)星信號，衛(wèi)星信號包括位置信息和時間信息，GPS模塊還產(chǎn)生PPS信號，時 間信息配合PPS信號一起，實現(xiàn)精確的同步，精度優(yōu)于lus。GPS模塊將GPS衛(wèi)星信號和PPS 信號發(fā)送給微處理器10。GPS模塊30以NMEA 0183語句輸出位置和時間信息，例如：
[0028] $GPRMC，〈1>，〈2>，〈3>，〈4>，〈5>，〈6>，〈7>，〈8>，〈9>，〈10>，〈11>，<12>*hh〈CR>〈 LF> ；
[0029] <1>UTCtimeofpositionfix,hhmmssformat；
[0030] <9>UTCdateofpositionfix,ddmmyyformat；
[0031] 微處理器10將接收的GPS衛(wèi)星信號根據(jù)GPS協(xié)議解析，提取UTC日期和時間 信息，將UTC日期轉(zhuǎn)換為北京時間，并產(chǎn)生UTC信號和PPM信號。微處理器10通過串口 C0M0接收GPS模塊發(fā)送出來的語句，語句里包括了位置信息和時間信號，微處理器10通 過查找逗號，過濾出〈1>和〈9>，再把年月日時分秒轉(zhuǎn)成內(nèi)部使用的字符串格式，比如： "A20150801171045"，再通過C0M1接口發(fā)送給待對時設備使用。
[0032] 微處理器將UTC信號、PPM信號和PPS信號發(fā)送給FPGA模塊，F(xiàn)PGA模塊將PPM信 號、PPS