Ct數(shù)據(jù)通訊卡的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種CT數(shù)據(jù)儲存裝置，特別是涉及一種CT數(shù)據(jù)通訊卡。
【背景技術(shù)】
[0002]CT (Computed Tomography，計(jì)算機(jī)斷層掃描)是利用計(jì)算機(jī)技術(shù)對被測物體斷層掃描圖像進(jìn)行重建獲得三維斷層圖像的掃描方式。該掃描方式是通過單一軸面的射線穿透被測物體，根據(jù)被測物體各部分對射線的吸收與透過率不同，由計(jì)算機(jī)采集透過射線并通過三維重構(gòu)成像。當(dāng)前，該技術(shù)已被廣泛運(yùn)用于醫(yī)學(xué)檢測，工業(yè)檢測和安保檢測等多個領(lǐng)域。
[0003]由于CT設(shè)備掃描時間較短，而采集到的數(shù)據(jù)量又較大，因此CT技術(shù)發(fā)展面臨著一大技術(shù)瓶頸，即:如何在短時間內(nèi)將大量的數(shù)據(jù)從采集現(xiàn)場傳輸?shù)綌?shù)據(jù)重建柜，也即如何提高CT設(shè)備的數(shù)據(jù)傳輸速率和頻率。具體來說該瓶頸主要體現(xiàn)在三個方面的技術(shù)問題:一、現(xiàn)有CT數(shù)據(jù)通訊卡采用并行方式進(jìn)行數(shù)據(jù)的傳輸，傳輸鏈路復(fù)雜，且成本高；二、現(xiàn)有CT數(shù)據(jù)通訊卡采用多條串行口的方式由紅外進(jìn)行數(shù)據(jù)的傳輸，多條鏈路傳輸數(shù)據(jù)增加了數(shù)據(jù)的編碼開銷，發(fā)送和接收電路復(fù)雜，接收端需要對數(shù)據(jù)重新排序，增大了數(shù)據(jù)采集的控制難度；三、現(xiàn)有CT數(shù)據(jù)通訊卡采用傳統(tǒng)的ARM+FPGA實(shí)現(xiàn)或者利用FPGA軟核調(diào)用函數(shù)實(shí)現(xiàn)光纖，功耗大，成本高。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型所要解決的技術(shù)問題是:本數(shù)據(jù)通訊卡采用串行光纖進(jìn)行數(shù)據(jù)的傳輸，不采用傳統(tǒng)的ARM+FPGA實(shí)現(xiàn)或者利用FPGA軟核調(diào)用函數(shù)實(shí)現(xiàn)光纖，本數(shù)據(jù)通訊卡的整個實(shí)現(xiàn)過程在單塊FPGA中純邏輯實(shí)現(xiàn)，不外接芯片，降低了成本，且為以后開發(fā)更多排探測器數(shù)據(jù)傳輸提供了升級便利。
[0005]為解決上述技術(shù)問題，本實(shí)用新型提供的技術(shù)方案是:一種CT數(shù)據(jù)通訊卡，其接收前端數(shù)據(jù)接口卡發(fā)送過來的經(jīng)過編碼的LVDS源同步信號，前端數(shù)據(jù)接口卡的輸入端是通過數(shù)據(jù)預(yù)處理將經(jīng)過模數(shù)變換以后的數(shù)字信號，經(jīng)過CT數(shù)據(jù)通訊卡處理以后的信號是以標(biāo)準(zhǔn)UDP協(xié)議通過光纖，經(jīng)過滑環(huán)發(fā)送到數(shù)據(jù)重建柜，數(shù)據(jù)重建柜進(jìn)行數(shù)據(jù)圖像的重建。
[0006]CT數(shù)據(jù)通訊卡的整個實(shí)現(xiàn)過程是在單個可編程邏輯器件中獨(dú)立完成，處理后的數(shù)據(jù)被送至光電轉(zhuǎn)換模塊進(jìn)行轉(zhuǎn)換，之后再被進(jìn)行遠(yuǎn)距離的光纖傳輸，最終被送至數(shù)據(jù)重建柜。
[0007]進(jìn)一步優(yōu)化的方案中，可編程邏輯器件是FPGA。
[0008]進(jìn)一步優(yōu)化的方案中，控制指令是通過從數(shù)據(jù)重建柜引出的一條串口線進(jìn)行連接的，從而達(dá)到數(shù)據(jù)的傳輸和控制指令的完全分離。
[0009]進(jìn)一步優(yōu)化的方案中，其核心子代碼構(gòu)架分為兩部分，即數(shù)據(jù)同步和純邏輯IEEE802.3z光纖協(xié)議。
[0010]本實(shí)用新型工作在四個頻率段，源同步信號工作在發(fā)送端數(shù)據(jù)頻率段，頻率為62.5MHZ，數(shù)據(jù)的編碼和控制工作在系統(tǒng)自身頻率段，頻率為由本級200M晶振分頻產(chǎn)生的31.25MHZ和62.5MHZ，光纖模塊的頻率段，頻率為125MHZ。
[0011]進(jìn)一步優(yōu)化的方案中，數(shù)據(jù)同步是CT數(shù)據(jù)通訊卡接收到62.5MHZ，625Mbit/s的源同步信號，通過IBUFDGS轉(zhuǎn)換成單端信號，將接收到的62.5MHZ信號通過FPGA內(nèi)部的鎖相環(huán)及BUFPLL全局時鐘網(wǎng)絡(luò)得到一個625MHZ快時鐘和一個62.5MHZ慢時鐘，用625MHZ快時鐘將數(shù)據(jù)接收后轉(zhuǎn)變成單端的10路并行信號，然后通過用IP CORE導(dǎo)入的10位并行雙端口 FIFO進(jìn)行數(shù)據(jù)的FPGA系統(tǒng)時鐘同步，從FIFO輸出后的數(shù)據(jù)的同步時鐘就是本級的62.5MHZ系統(tǒng)時鐘，數(shù)據(jù)進(jìn)行編碼解碼通過系統(tǒng)的62.5MHZ時鐘實(shí)現(xiàn)，經(jīng)過編碼和解碼以后的數(shù)據(jù)采用31.25MHZ，32位系統(tǒng)時鐘并行以太網(wǎng)數(shù)據(jù)幀的封裝，封裝后的數(shù)據(jù)通過一個異步雙端口 FIFO導(dǎo)入125MHZ輸出時鐘進(jìn)行同步。
[0012]為了支持不同標(biāo)準(zhǔn)的以太網(wǎng)通信，IEEE802.3標(biāo)準(zhǔn)在光纖通信的底層規(guī)定了一套協(xié)議:AUT0_NEG0，也稱自協(xié)商協(xié)議，在傳統(tǒng)的光纖通信中，只需要調(diào)用相應(yīng)的函數(shù)就能實(shí)現(xiàn)自協(xié)商的過程，采用純邏輯實(shí)現(xiàn)自協(xié)商協(xié)議需要在FPGA中搭建相應(yīng)的狀態(tài)機(jī)并利用寄存器去配置光纖網(wǎng)卡，由于本系統(tǒng)數(shù)據(jù)的傳輸是點(diǎn)對點(diǎn)的，因此采用非完整自定制的方法能夠有效的精簡FPGA使用的資源，降低系統(tǒng)的功耗。
[0013]進(jìn)一步優(yōu)化的方案中，純邏輯IEEE802.3z光纖協(xié)議通過用6個狀態(tài)，即IDLE，READY，CONF, ACK_C0NF，SYNC, AUT0_0K 來實(shí)現(xiàn)自動協(xié)商。
[0014]進(jìn)一步優(yōu)化的方案中，純邏輯IEEE802.3z光纖協(xié)議的實(shí)現(xiàn)過程是，上電復(fù)位以后，可編程邏輯器件進(jìn)入IDLE狀態(tài)，連續(xù)發(fā)送IDLE指令，使對端能正確識別可編程邏輯器件的通信速率，當(dāng)接收到3個以上的對方IDLE反饋以后，狀態(tài)機(jī)跳轉(zhuǎn)到READY狀態(tài)，發(fā)送配置準(zhǔn)備狀態(tài)，表明可編程邏輯器件方已準(zhǔn)備進(jìn)行配置，在收到3個以上的光纖網(wǎng)卡反饋過來的配置準(zhǔn)備狀態(tài)指令以后，提取對端的通信模式的信息，寫入可編程邏輯器件的寄存器，然后將其寄存器的D14置為1，作為反饋，表明可編程邏輯器件和數(shù)據(jù)重建柜的光纖網(wǎng)卡具有相同的通信能力，一直發(fā)送反饋，直到接收到數(shù)據(jù)重建柜的光纖網(wǎng)卡反饋的具有3個連續(xù)相同的配置能力的配置指令的字符，則跳入到SYNC，發(fā)送到同步指令，如果收到對方的3個連續(xù)的SYNC指令表示自動協(xié)商成功，否則協(xié)商失敗，重新跳入到IDLE進(jìn)行協(xié)商，協(xié)商成功以后跳入到AUT0_0K狀態(tài)則進(jìn)行用戶數(shù)據(jù)的發(fā)送。
[0015]進(jìn)一步優(yōu)化的方案中，寄存器中rsvd為保留位，默認(rèn)為0，D5為全雙工標(biāo)志位，D6為半雙工標(biāo)志位，為I時有效，D7和D8和流量控制相關(guān)，RFU RF2表明通信雙方自協(xié)商的結(jié)果，D14為應(yīng)答標(biāo)志位，NP為下一頁標(biāo)志位，用于協(xié)商更為具體的內(nèi)容，置為O。
[0016]采用了上述技術(shù)方案后，本實(shí)用新型的有益效果是:
[0017]相對于現(xiàn)有CT數(shù)據(jù)通訊卡接收前端的數(shù)字信號后通過外掛串并轉(zhuǎn)換芯片或者FPGA進(jìn)行串并轉(zhuǎn)換，然后將信號輸入到SOC片上系統(tǒng)或者M(jìn)CU內(nèi)部調(diào)用系統(tǒng)函數(shù)進(jìn)行以太網(wǎng)格式的打包，然后再將數(shù)據(jù)輸入到PHY芯片通過網(wǎng)線或者光纖進(jìn)行傳輸，如此將導(dǎo)致數(shù)據(jù)采集卡設(shè)計(jì)鏈路復(fù)雜，成本增加，調(diào)試難度增大。本實(shí)用新型使用單片可編程邏輯器件，特別是單片高速FPGA，采用純邏輯自定制的方式進(jìn)行以太網(wǎng)的數(shù)據(jù)打包，調(diào)用FPGA內(nèi)部自帶的GTP (高速傳輸模塊)替代外部的PHY芯片，無需外掛任何器件即可實(shí)現(xiàn)高速數(shù)據(jù)的傳輸，成本更低，可靠性更高。
【附圖說明】
[0018]圖1 CT通訊卡的位置示意圖
[0019]圖2邏輯結(jié)構(gòu)及代碼架構(gòu)示意圖
[0020]圖3寄存器需要配置情況圖
[0021]附圖標(biāo)志:1.數(shù)據(jù)預(yù)處理；2.經(jīng)過模數(shù)變換以后的數(shù)字信號；3.前端數(shù)據(jù)接口卡；4.LVDS源同步信號；5.CT數(shù)據(jù)通訊卡；6.標(biāo)準(zhǔn)UDP協(xié)議；7.數(shù)據(jù)重建柜；51.第一次同步；52.8B/10B解碼模塊；53.CRC解編模塊；54.運(yùn)輸層UDP封裝模塊；55.網(wǎng)絡(luò)層IP數(shù)據(jù)封裝模塊；56.MAC幀數(shù)據(jù)封裝模塊；57.1EEE802.3自協(xié)商協(xié)議；58.第二次同步；59.GTP硬核模塊；510.光電轉(zhuǎn)換模塊；511.串口線；512.可編程邏輯器件；571.rsvd ；572.D5 ；573.D6 ；574.D7 ；575.D8 ；576.RFl