基帶信號處理電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本申請涉及衛(wèi)星導(dǎo)航/定位技術(shù)領(lǐng)域，尤其涉及一種定位解算方法及采用該定位 解算方法的接收機。
【背景技術(shù)】
[0002] 在通信領(lǐng)域中對基帶信號常采用正交調(diào)制方式(如QPSK、16QAM等)進行信號傳輸。 此調(diào)制方式的基帶信號處理部分將原始信號首先分成IQ兩路模擬信號，經(jīng)調(diào)制芯片調(diào)制在 本振信號上，然后在信道上傳輸。
[0003] 現(xiàn)有的基帶信號處理方法大多由FPGA和DAC組成，F(xiàn)PGA產(chǎn)生IQ兩路并行的數(shù)字信 號，經(jīng)過DAC生成兩路模擬信號，經(jīng)過驅(qū)動芯片，輸入到調(diào)制芯片中，然后在信道上傳輸。
[0004] 然而，現(xiàn)有的基帶信號處理方法均采用FPGA和DAC結(jié)合的架構(gòu)，成本高，功耗高。并 且，現(xiàn)有的方法中DAC的并行數(shù)據(jù)接口占用了FPGA較多的引腳資源，在FPGA內(nèi)部需要對基帶 信號進行成形濾波，也占用了FPGA較多的邏輯資源。

【發(fā)明內(nèi)容】

[0005] 因此，針對上述現(xiàn)有技術(shù)中的不足，并為解決下述至少一個技術(shù)問題。
[0006] 本發(fā)明一方面提供了一種基帶信號處理電路，可以將轉(zhuǎn)換信號的直接輸入調(diào)制芯 片，省去了 DAC芯片，降低了成本，節(jié)省了功耗。
[0007] 本發(fā)明另一方面提供了一種基帶信號處理電路，可以對信號直接濾波，降低了在 FPGA內(nèi)部涉及軟件濾波器的復(fù)雜度，節(jié)省了 FPGA的邏輯資源。
[0008] 為實現(xiàn)上述目的，本發(fā)明提供了一種基帶信號處理電路，包括：
[0009] 用于將輸入信號轉(zhuǎn)化為第一電平信號的電平調(diào)整電路；
[0010] 用于對所述第一電平信號進行濾波并輸出濾波信號的濾波電路；
[0011] 用于將所述濾波信號轉(zhuǎn)換為差分信號的差分電路。
[0012] 優(yōu)選的，所述電平調(diào)整電路的輸入端接收FPGA的輸出信號，并將FPGA的輸出信號 轉(zhuǎn)換為所述第一電平信號。
[0013] 優(yōu)選的，所述電平調(diào)整電路采用電阻分壓方式將所述輸入信號轉(zhuǎn)換位所述第一電 平信號。
[0014] 優(yōu)選的，所述濾波電路為用于對方波進行濾波的濾波電路。
[0015] 優(yōu)選的，所述濾波電路為五階LC電路。
[0016] 優(yōu)選的，所述差分電路為單端差分電路。
[0017] 優(yōu)選的，所述差分電路采用驅(qū)動芯片AD8131。
[0018] 通過采用上述方案，節(jié)省了傳統(tǒng)的DAC芯片，精簡了電路的結(jié)構(gòu)，降低了功耗和開 銷。同時，在電路構(gòu)成上，僅由電平調(diào)制電路、濾波電路、差分電路構(gòu)成便可實現(xiàn)對FPGA產(chǎn)生 的輸出信號的處理，節(jié)省了 FPGA的資源，為FPGA提供了更多的設(shè)計空間。且濾波電路獨立于 FPGA實現(xiàn)，更進一步降低了FPGA的實現(xiàn)難度。
【附圖說明】
[0019] 圖1為本發(fā)明實施例基帶信號處理電路示意圖；
[0020] 圖2為本發(fā)明實施例基帶信號處理電路實現(xiàn)示意圖。
【具體實施方式】
[0021] 下面通過附圖以及具體實施例對本發(fā)明技術(shù)方案做詳細的說明，應(yīng)當(dāng)理解，本發(fā) 明實施例以及實施例中的具體技術(shù)特征只是對本發(fā)明技術(shù)方案的說明，而不是限定，在不 沖突的情況下，本發(fā)明實施例以及實施例中的具體技術(shù)特征可以相互組合。
[0022]圖1為本發(fā)明實施例基帶信號處理電路示意圖。
[0023] 參考圖1，本發(fā)明實施例包括電平調(diào)整電路101、濾波電路102和差分電路103。在功 能及連接關(guān)系上，電平調(diào)整電路具有輸入端和輸出端，其中，對于電平調(diào)整電路的輸入端， 接收外部輸入的輸入信號，并在將該輸入信號轉(zhuǎn)化為第一電平信號后，從輸出端輸出。在本 發(fā)明實施例中，該輸入端可與FPGA連接，從而可將FPGA產(chǎn)生的輸出信號作為輸入信號，并進 行轉(zhuǎn)換獲得第一電平信號。
[0024] 濾波電路的輸入端與電平調(diào)整電路的輸出端相連，濾波電路接收輸入的第一電平 信號，并對其進行濾波，從而產(chǎn)生濾波信號后將其輸出到差分電路。
[0025]差分電路接收濾波信號后，對濾波信號進行處理轉(zhuǎn)換為差分信號輸出。輸出的差 分信號可以直接輸出給調(diào)制芯片用于做進一步的處理。
[0026]在本發(fā)明實施例中，該基帶信號處理電路的輸入端與FPGA相連，從而對FPGA產(chǎn)生 的信號進行直接處理，且該電路結(jié)構(gòu)中省略了ADC芯片，從而相應(yīng)的降低電路的成本和功 耗。并且，濾波電路可以對輸入信號經(jīng)轉(zhuǎn)換后的電平信號進行濾波處理，省去了在FPGA芯片 內(nèi)部涉及軟件濾波器所占用的邏輯資源。
[0027]圖2為本發(fā)明實施例基帶信號處理電路實現(xiàn)示意圖。
[0028] 參考圖2,在本實施例中，電平調(diào)整電路接收由FPGA發(fā)出的數(shù)字信號峰峰值為 3.3V，為滿足調(diào)制芯片的輸入電平要求，需要將此信號峰峰值調(diào)整為0.25V，采用電阻分壓 的方式實現(xiàn)電平調(diào)整。電平調(diào)整電路如圖2所示。
[0029] AD8131引腳對地電阻為Rin，N端采用R1和R2進行電阻分壓，R2和AD8131內(nèi)阻Rin并 聯(lián)，此并聯(lián)電路Rpar和R1分壓，從+5V分得一個0.25V的電平，電阻分壓原理如下公式（1)和 (2)所示：
[0032] 為保證濾波器的輸入輸出阻抗相同，要求R1和R2相連處電阻(Rn)與AD8131輸入阻 抗相同，對于交流信號，電源和地視為短路，如公式(3)所示：
[0034] 解上述三個方程組成的方程組，可得到R1和R2的阻值。
[0035]對于AD8131的P端，F(xiàn)PGA輸出的數(shù)字信號峰峰值為3.3V，需要將此信號峰峰值調(diào)整 為0.25V，計算方法如公式(4)、（5)和(6)所示：
[0039] 解上述三個方程可得到R3和R4的阻值。
[0040] 對于濾波電路，由于FPGA發(fā)出的數(shù)字信號為方波，占用帶寬較寬，需要濾波。本發(fā) 明采用五階LC電路進行濾波，濾波器的輸入阻抗和輸出阻抗均為AD8131的輸入阻抗Rin， ldB帶寬設(shè)置為7MHz。采用advanced des ign system軟件計算得到五階LC濾波器的電容和 電感數(shù)值。
[0041] 在單端轉(zhuǎn)差分電路中，調(diào)制芯片要求輸入信號為差分信號，且對差分信號的共模 電平有嚴(yán)格要求，需要將FPGA產(chǎn)生的單端信號轉(zhuǎn)換為差分信號，采用驅(qū)動芯片AD8131APGA 輸出峰峰值為3.3V的單端信號，經(jīng)過電平調(diào)整電路后，峰峰值調(diào)整為0.25V，此信號進入 AD8131的正極輸入，而AD8131的負(fù)極輸入連接0.25V直流電平，根據(jù)調(diào)制芯片的需求， AD8131的共模電壓設(shè)置為0.5V。
[0042]盡管已描述了本申請的優(yōu)選實施例，但本領(lǐng)域內(nèi)的普通技術(shù)人員一旦得知了基本 創(chuàng)造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包 括優(yōu)選實施例以及落入本申請范圍的所有變更和修改。
[0043]顯然，本領(lǐng)域的技術(shù)人員可以對本申請進行各種改動和變型而不脫離本申請的精 神和范圍。這樣，倘若本申請的這些修改和變型屬于本申請權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本申請也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1. 一種基帶信號處理電路，其特征在于，包括： 用于將輸入信號轉(zhuǎn)化為第一電平信號的電平調(diào)整電路； 用于對所述第一電平信號進行濾波并輸出濾波信號的濾波電路； 用于將所述濾波信號轉(zhuǎn)換為差分信號的差分電路。2. 如權(quán)利要求1所述電路，其特征在于，所述電平調(diào)整電路的輸入端接收FPGA的輸出信 號，并將FPGA的輸出信號轉(zhuǎn)換為所述第一電平信號。3. 如權(quán)利要求1或2所述電路，其特征在于，所述電平調(diào)整電路采用電阻分壓方式將所 述輸入信號轉(zhuǎn)換位所述第一電平信號。4. 如權(quán)利要求1所述電路，其特征在于，所述濾波電路為用于對方波進行濾波的濾波電 路。5. 如權(quán)利要求1或4所述電路，其特征在于，所述濾波電路為五階LC電路。6. 如權(quán)利要求1所述電路，其特征在于，所述差分電路為單端差分電路。7. 如權(quán)利要求1或6所述電路，其特征在于，所述差分電路采用驅(qū)動芯片AD8131。
【專利摘要】本發(fā)明公開了一種基帶信號處理電路，包括：用于將輸入信號轉(zhuǎn)化為第一電平信號的電平調(diào)整電路；用于對所述第一電平信號進行濾波并輸出濾波信號的濾波電路；用于將所述濾波信號轉(zhuǎn)換為差分信號的差分電路。采用本發(fā)明一方面可以將轉(zhuǎn)換信號的直接輸入調(diào)制芯片，省去了DAC芯片，降低了成本，節(jié)省了功耗。另一方面提供了一種基帶信號處理電路，可以對信號直接濾波，降低了在FPGA內(nèi)部涉及軟件濾波器的復(fù)雜度，節(jié)省了FPGA的邏輯資源。
【IPC分類】H04L25/02
【公開號】CN105450563
【申請?zhí)枴緾N201510934307
【發(fā)明人】張志軍, 曹旸, 楊晨, 張志芳, 朱鐵林, 趙國柄, 孔雅, 楊繼超, 魏藝明, 靳爽
【申請人】天津航天中為數(shù)據(jù)系統(tǒng)科技有限公司
【公開日】2016年3月30日
【申請日】2015年12月15日