專利名稱：芯片及其靜電放電保護元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電放電，尤其涉及一種靜電放電保護元件。
背景技術(shù)：
一般而言，靜電放電的電壓(或電流)較正常操作所需的電源電壓(或電流)大 出甚多。在實際使用環(huán)境中，各種來源的靜電放電可能會沖擊電子產(chǎn)品。當靜電放電發(fā)生 時，此突如其來的靜電放電電流很可能會在瞬間將元件燒毀。為克服上述問題，一般須在電路中安排一些靜電放電保護電路，以有效隔離靜電 放電電流而避免元件損毀。其中，硅控整流器(silicon-controlledrectifier，SCR)保護 電路為一種常用的靜電放電保護電路。然而，目前硅控整流器保護電路在使用上會產(chǎn)生所 謂的閂鎖(latch-up)現(xiàn)象。因此，如何解決硅控整流器的閂鎖現(xiàn)象為目前急需解決的問題。
發(fā)明內(nèi)容
本發(fā)明實施例提供一種靜電放電保護元件，可有效提高靜電放電保護元件的保持 電壓，避免閂鎖效應(yīng)。依照本發(fā)明一實施例，提出一種靜電放電保護元件，包括一 P型摻雜區(qū)、一 N型摻 雜區(qū)、一第一 P+摻雜區(qū)、一第一 N+摻雜區(qū)、一第二 N+摻雜區(qū)以及一第三N+摻雜區(qū)。N型摻 雜區(qū)位于P型摻雜區(qū)中。第一 P+摻雜區(qū)位于N型摻雜區(qū)中，用以電連接一焊墊。第一 N+摻 雜區(qū)位于P型摻雜區(qū)與N型摻雜區(qū)之間，且第一 N+摻雜區(qū)之一部份位于N型摻雜區(qū)中，剩 余部分則位于P型摻雜區(qū)中。第二 N+摻雜區(qū)位于P型摻雜區(qū)中，且位于N型摻雜區(qū)之外， 第二 N+摻雜區(qū)電連接一第一電源軌線。另外，第三N+摻雜區(qū)位于P型摻雜區(qū)中，且位于N 型摻雜區(qū)之外，第三N+摻雜區(qū)電連接一第二電源軌線，其中第二 N+摻雜區(qū)位于第一 N+摻 雜區(qū)與第三N+摻雜區(qū)之間。依照本發(fā)明另一實施例，提出一種芯片，包含一核心電路、一第一電源軌線、一第 二電源軌線以及圍繞核心電路的多個焊墊單元。其中各焊墊單元包括一焊墊以及一個前述 的靜電放電保護元件，焊墊電連接核心電路，而靜電放電保護元件配置于焊墊旁，且電連接 第一電源軌線與第二電源軌線。其中，每一焊墊單元中的靜電放電保護元件并聯(lián)設(shè)置于第 一電源軌線與第二電源軌線之間。依照本發(fā)明另一實施例，提出一種靜電放電保護元件，包括一第二電源軌線、一 P 型摻雜區(qū)、一 N型摻雜區(qū)、一第一 P+摻雜區(qū)、一焊墊、一第一 N+摻雜區(qū)、一第二 N+摻雜區(qū)、 一第一電源軌線以及一第三N+摻雜區(qū)。第二電源軌線的電壓低于第一電源軌線的電壓。P 型摻雜區(qū)電連接第二電源軌線。N型摻雜區(qū)位于P型摻雜區(qū)中。第一 P+摻雜區(qū)位于N型 摻雜區(qū)。焊墊電連接N型摻雜區(qū)與第一 P+摻雜區(qū)。第一 N+摻雜區(qū)位于P型摻雜區(qū)與N型 摻雜區(qū)之間，且第一 N+摻雜區(qū)之一部份位于N型摻雜區(qū)中，剩余部分則位于P型摻雜區(qū)中。 第二 N+摻雜區(qū)位于P型摻雜區(qū)中，且位于N型摻雜區(qū)之外。第一電源軌線電連接第二 N+摻雜區(qū)。第三N+摻雜區(qū)電連接第二電源軌線。其中第三N+摻雜區(qū)位于P型摻雜區(qū)中，且 位于N型摻雜區(qū)之外，第二 N+摻雜區(qū)則位于第一 N+摻雜區(qū)與第三N+摻雜區(qū)之間。本發(fā)明實施例的布局結(jié)構(gòu)，可使得靜電放電保護元件的保持電壓得以提高，進而 避免閂鎖效應(yīng)的發(fā)生。
此處所說明的附圖用來提供對本發(fā)明的進一步理解，構(gòu)成本申請的一部分，并不 構(gòu)成對本發(fā)明的限定。在附圖中圖1為依照本發(fā)明一實施例的芯片的示意圖。圖2A為依照本發(fā)明的一實施例所繪示的靜電放電保護元件的晶體管布局的上視 示意圖。圖2B繪示沿圖2A中的剖面線1-1’的剖面示意圖。圖2C為依照本發(fā)明的另一實 施例所繪示的靜電放電保護元件的晶體管布局的上視示意圖。圖3為依照圖2B實施例所述的靜電放電保護元件的等效電路圖。圖4為依照圖1的芯片的靜電放電保護電路的示意圖。圖5A為依照本發(fā)明另一實施例的靜電放電保護元件的示意圖。圖5B為依照圖5A實施例所述的靜電放電保護元件的等效電路圖。圖6A為依照本發(fā)明另一實施例的靜電放電保護元件的示意圖。圖6B為依照圖6A實施例所述的靜電放電保護元件的等效電路圖。附圖標號100 芯片102 焊墊單元104 核心電路200、200，、500、600 靜電放電保護元件202 :P型摻雜區(qū)204 =N型摻雜區(qū)206:第一 P+摻雜區(qū)208:第一 N+摻雜區(qū)210:第二 N+摻雜區(qū)211、213 接觸窗插塞212:第三N+摻雜區(qū)214:第二 P+摻雜區(qū)216:第四N+摻雜區(qū)
具體實施例方式下面將參考附圖詳細闡述本發(fā)明的實施例，附圖舉例說明了本發(fā)明的示范實施 例，其中相同標號指示同樣或相似的元件。圖1為依照本發(fā)明一實施例的芯片的示意圖。請參照圖1，芯片100包括多個與外
300、400 靜電放電保護電路 302 第一硅控整流器 304 第二硅控整流器 Rl、IR 電阻
Cl 寄生電容 C2 電容 Q1、Q2 晶體管 VDD 系統(tǒng)電壓軌線 VSS 接地電壓軌線 Gl 第一柵極結(jié)構(gòu) G2 第二柵極結(jié)構(gòu) I/O 焊墊部連接的焊墊單元102，以及與各個焊墊單元102電連接的系統(tǒng)電壓軌線VDD和接地電壓 軌線VSS。焊墊單元102例如可包含輸入輸出焊墊單元、系統(tǒng)電壓焊墊單元與接地焊墊單 元。前述每一個焊墊單元102可各自具有一個焊墊與一個靜電放電保護元件。每一個靜電 放電保護元件各自配置于對應(yīng)的焊墊旁。系統(tǒng)電壓焊墊單元內(nèi)的焊墊電連接至第一電源軌 線(例如系統(tǒng)電壓軌線VDD)，因此外部系統(tǒng)得以將系統(tǒng)電壓傳輸至系統(tǒng)電壓軌線VDD。接 地焊墊單元內(nèi)的焊墊電連接至第二電源軌線(例如接地電壓軌線VSS)，因此外部系統(tǒng)得以 將接地電壓傳輸至接地電壓軌線VSS。透過系統(tǒng)電壓軌線VDD與接地電壓軌線VSS的傳輸， 外部系統(tǒng)得以將操作電能提供給核心電路104。輸入輸出焊墊單元內(nèi)的焊墊I/O電連接至 核心電路104，因此外部系統(tǒng)得以將資料信號透過焊墊I/O傳輸至核心電路104，或是經(jīng)由 焊墊I/O獲得核心電路104所輸出的資料信號。前述每一個焊墊單元102內(nèi)部靜電放電保護元件的實現(xiàn)方式可以參照圖2A 2C、 圖3、圖4、圖5A 5B與圖6A 6B的相關(guān)說明，其細節(jié)容后詳述。這些靜電放電保護元件 各自電連接至對應(yīng)的一個焊墊，并且電連接至系統(tǒng)電壓軌線VDD與接地電壓軌線VSS。以 其中一個輸入輸出焊墊單元為例，當靜電放電事件發(fā)生在此輸入輸出焊墊單元的焊墊I/O 時，此輸入輸出焊墊單元的靜電放電保護元件可以將大量的靜電電流即時地從焊墊I/O導(dǎo) 引至系統(tǒng)電壓軌線VDD與/或接地電壓軌線VSS，以保護芯片100中的核心電路104。圖2A為依照本發(fā)明的一實施例所繪示的靜電放電保護元件的晶體管布局的上視 示意圖。圖2B為繪示沿圖2A中的剖面線1-1’的剖面示意圖。請同時參照圖2A與圖2B，靜 電放電保護元件200的晶體管布局可包括P型摻雜區(qū)202、N型摻雜區(qū)204、第一 P+摻雜區(qū) 206、第一 N+摻雜區(qū)208、第二 N+摻雜區(qū)210、第三N+摻雜區(qū)212、第二 P+摻雜區(qū)214以及第 四N+摻雜區(qū)216。其中，第一 N+摻雜區(qū)208、第二 N+摻雜區(qū)210、第三N+摻雜區(qū)212呈馬蹄 狀圍繞第一 P+摻雜區(qū)206。N型摻雜區(qū)204配置于P型摻雜區(qū)202中。P型摻雜區(qū)202可以 是P型襯底(substrate)，N型摻雜區(qū)204可為一 N型井區(qū)。又例如，P型摻雜區(qū)202、N型摻 雜區(qū)204可分別為一 P型井區(qū)與一 N型井區(qū)。熟習技藝者可以任何技術(shù)/制造工藝來實現(xiàn) P型摻雜區(qū)202與N型摻雜區(qū)204，例如可以高電壓P型井區(qū)(High-Voltage P-ffell,HVPff) 來實現(xiàn)P型摻雜區(qū)202，而N型摻雜區(qū)204可以高電壓N型井區(qū)(high-voltage N-well, HVNW)或 N 型緩沖區(qū)(HV匪OS drain doping ；NHDD)來實現(xiàn)。第一 P+摻雜區(qū)206配置于N型摻雜區(qū)204中，并電連接至一焊墊I/O。第一 N+摻 雜區(qū)208可配置于P型摻雜區(qū)202與N型摻雜區(qū)204之間，且第一 N+摻雜區(qū)208的一部份 可位于P型摻雜區(qū)202中，剩余部分則位于N型摻雜區(qū)204中。第二 N+摻雜區(qū)210、第三 N+摻雜區(qū)212可配置于P型摻雜區(qū)202中，且位于N型摻雜區(qū)204外，其中第二 N+摻雜區(qū) 210可位于第三N+摻雜區(qū)212與第一 N+摻雜區(qū)208之間。第二 N+摻雜區(qū)210與第三N+ 摻雜區(qū)212可分別經(jīng)由接觸窗插塞(Contact)211與213電連接第一電源軌線(例如系統(tǒng) 電壓軌線VDD)與第二電源軌線(例如接地電壓軌線VSS)，其中第二電源軌線的電壓低于第 一電源軌線的電壓。第二 P+摻雜區(qū)214配置于P型摻雜區(qū)202中，且位于N型摻雜區(qū)204 外，P型摻雜區(qū)202可透過第二 P+摻雜區(qū)214電連接接地電壓軌線VSS。前述第三N+摻雜 區(qū)212位于第二 P+摻雜區(qū)214與第二 N+摻雜區(qū)210之間。在本實施例中，第二 P+摻雜區(qū) 214環(huán)繞于靜電放電保護元件200外圍而形成保護圈(guard ring)。第四N+摻雜區(qū)216 則配置于N型摻雜區(qū)204中，鄰接第一 P+摻雜區(qū)206，并電連接焊墊I/O。另外，靜電放電保護元件200的布局結(jié)構(gòu)可更包括第一柵極結(jié)構(gòu)Gl與第二柵極結(jié)構(gòu)G2，其中第一柵極結(jié)構(gòu) Gl與第二柵極結(jié)構(gòu)G2可分別包含柵極與柵介電層。柵極結(jié)構(gòu)Gl與G2電連接至接地電壓 軌線VSS。圖2C為依照本發(fā)明的另一實施例所繪示的靜電放電保護元件的晶體管布局的上 視示意圖。與圖2A的晶體管布局的不同之處在于，靜電放電保護元件200’的第一 N+摻雜 區(qū)208、第二 N+摻雜區(qū)210、第三N+摻雜區(qū)212呈環(huán)狀圍繞第一 P+摻雜區(qū)206。然沿圖2C 中的剖面線K-K’亦可得到與圖2B相同的剖面示意圖，其詳細的布局結(jié)構(gòu)與圖2B相同，在 此不再贅述。以下將以圖2B的剖面示意圖對靜電放電保護元件進行說明。圖3為依照圖2B實施例所述的靜電放電保護元件的等效電路圖。靜電放電保護 電路300包括晶體管Q1、第一硅控整流器302(Silicon-ControlledRectifier，SCR)以及 第二硅控整流器304。請同時參照圖2B與圖3，晶體管Ql例如可為一 N型金屬氧化物半導(dǎo) 體晶體管(NMOS transistor)，此N型金屬氧化物半導(dǎo)體晶體管可由第二 N+摻雜區(qū)210、第 三N+摻雜區(qū)212、第二柵極結(jié)構(gòu)G2以及P型摻雜區(qū)202構(gòu)成。由于晶體管Ql的柵極與源 極相連接，可使晶體管Ql在實質(zhì)上等效于一個二極管。第一硅控整流器302從陽極到陰極的結(jié)構(gòu)依序為P、N、P、N，其可分別對應(yīng)到圖2B 中的第一 P+摻雜區(qū)206、N型摻雜區(qū)204 (更具體而言，可為N型摻雜區(qū)204與第一 N+摻雜 區(qū)208)、P型摻雜區(qū)202以及第二 N+摻雜區(qū)210，而與第一硅控整流器302連接的N型金屬 氧化物半導(dǎo)體晶體管Q2可由第一 N+摻雜區(qū)208、第一柵極結(jié)構(gòu)G1、第二 N+摻雜區(qū)210以 及P型摻雜區(qū)202所構(gòu)成。另外，第二硅控整流器304從陽極到陰極的結(jié)構(gòu)依序為P、N、P、 N，其可分別對應(yīng)到圖2B中的第一 P+摻雜區(qū)206、N型摻雜區(qū)204、P型摻雜區(qū)202以及第三 N+摻雜區(qū)212，而于第二硅控整流器304的N型摻雜區(qū)204與P型摻雜區(qū)202之間的N摻雜 區(qū)則對應(yīng)到第一 N+摻雜區(qū)208。其中，焊墊I/O更透過一電阻頂電連接至核心電路104。 核心電路104代表欲保護的電路，其操作電源由系統(tǒng)電壓軌線VDD與接地電壓軌線VSS 二 條電源軌線供應(yīng)。焊墊I/O可為核心電路104對外輸出/輸入信號的連接點之一。由上述可知，通過共用第一 P+摻雜區(qū)206、N型摻雜區(qū)204與P型摻雜區(qū)202，第 一硅控整流器302與第二硅控整流器304可以被整合至圖2B所示的靜電放電保護元件200 中。由于共用摻雜區(qū)206、204與202，因此可將靜電放電保護元件200的元件面積大幅縮 減。靜電放電保護元件的測試有幾種模式，分別為PD、PS、ND、NS、電壓源VDD端模式及 電壓源VSS端模式。其中，PD模式為在焊墊輸入正的ESD電壓(正電荷)，而使系統(tǒng)電壓軌 線VDD接地。ND模式為在焊墊輸入負的ESD電壓(負電荷)，而使系統(tǒng)電壓軌線VDD接地。 PS模式為在焊墊輸入正的ESD電壓(正電荷)，而使接地電壓軌線VSS接地。NS模式為在 焊墊輸入負的ESD電壓(負電荷)，而使接地電壓軌線VSS接地。另外，電壓源VDD端模式 為在VDD焊墊輸入正的ESD電壓，而使接地電壓軌線VSS接地。電壓源VSS端模式為在VDD 焊墊輸入負的ESD電壓，而使接地電壓軌線VSS接地。以下將配合圖2B以及圖3說明各個 測試模式的動作情形，請同時參照圖2B以及圖3。PS模式當有正的ESD電壓(正電荷)由焊墊I/O進入時，正的ESD電壓可使第 一 N+摻雜區(qū)208與P型摻雜區(qū)202間的PN結(jié)發(fā)生崩潰，進而使ESD電壓所引起的脈沖電 流可依序流過第一 P+摻雜區(qū)206、N型摻雜區(qū)204、第一 N+摻雜區(qū)208、P型摻雜區(qū)202與第三N+摻雜區(qū)212 (亦即依序流經(jīng)第二硅控整流器304)，最后經(jīng)由接觸窗插塞213與接地 電壓軌線VSS而流出集成電路，以達到保護核心電路104的目的。此外，透過第四N+摻雜 區(qū)216的配置，脈沖電流可更輕易地由第一 P+摻雜區(qū)206流至N型摻雜區(qū)204 (第一 P+摻 雜區(qū)206 —第四N+摻雜區(qū)216 — N型摻雜區(qū)204)，再透過前述的路徑流出集成電路。前 述脈沖電流除了可透過上述的電流路徑流向電壓軌線VSS而被引導(dǎo)出集成電路外，亦可直 接透過第四N+摻雜區(qū)216流經(jīng)N型摻雜區(qū)204、第一 N+摻雜區(qū)208與P型摻雜區(qū)202，再 透過P型摻雜區(qū)202中的第二 P+摻雜區(qū)214流向接地電壓軌線VSS，以達到保護核心電路 104的目的。其中N型摻雜區(qū)204可透過第四N+摻雜區(qū)216電連接焊墊I/O。NS模式當有負的ESD電壓由焊墊I/O進入時，由于N型摻雜區(qū)204與P型摻雜 區(qū)202間的PN結(jié)為順向偏壓，因此焊墊I/O可透過第四N+摻雜區(qū)216、N型摻雜區(qū)204、P 型摻雜區(qū)202與第二 P+摻雜區(qū)214自接地電壓軌線VSS汲取電流，避免負的ESD電壓直接 沖擊到核心電路104。PD模式當有正的ESD電壓由焊墊I/O進入時，由于此時系統(tǒng)電壓軌線VDD為接 地，正的ESD電壓可使第一 N+摻雜區(qū)208與P型摻雜區(qū)202間的PN結(jié)發(fā)生崩潰，進而使正 的ESD電壓所引起的脈沖電流可依序流過第一 P+摻雜區(qū)206、N型摻雜區(qū)204、第一 N+摻雜 區(qū)208、P型摻雜區(qū)202與第二 N+摻雜區(qū)210 (亦即依序流經(jīng)第一硅控整流器302)，最后由 接觸窗插塞211與系統(tǒng)電壓軌線VDD流出集成電路，而達到保護核心電路104的目的。另 外，正的ESD電壓所引起的脈沖電流亦可透過第四N+摻雜區(qū)216，流經(jīng)N型摻雜區(qū)204、第 一 N+摻雜區(qū)208與P型摻雜區(qū)202，再透過P型摻雜區(qū)202中的第二 N+摻雜區(qū)210流向系 統(tǒng)電壓軌線VDD，以達到保護核心電路104的目的。ND模式當有負的ESD電壓由焊墊I/O進入時，由于此時系統(tǒng)電壓軌線VDD為接 地，ESD電壓可使P型摻雜區(qū)202與第二 N+摻雜區(qū)210之間的PN結(jié)發(fā)生崩潰，使得焊墊I/ 0將透過第一硅控整流器302 (也就是經(jīng)由第四N+摻雜區(qū)216、N型摻雜區(qū)204、P型摻雜區(qū) 202與第二 N+摻雜區(qū)210)向系統(tǒng)電壓軌線VDD汲取電流。另外，電壓軌線VDD的高壓(相 對于焊墊I/O的負ESD電壓而言)會耦合至柵極結(jié)構(gòu)Gl與G2，進而導(dǎo)通晶體管Ql和Q2。 如此，焊墊I/O將透過第一硅控整流器302與晶體管Q2(也就是經(jīng)由第四N+摻雜區(qū)216、N 型摻雜區(qū)204、第一 N+摻雜區(qū)208、P型摻雜區(qū)202與第二 N+摻雜區(qū)210)向系統(tǒng)電壓軌線 VDD汲取電流。汲取的電流亦可透過另一電流路徑，先流經(jīng)被導(dǎo)通的晶體管Q1，再流經(jīng)第二 硅控整流器304 (也就是從電壓軌線VDD經(jīng)由第二 N+摻雜區(qū)210、P型摻雜區(qū)202、第三N+ 摻雜區(qū)212、接觸窗插塞213、電壓軌線VSS、第二 P+摻雜區(qū)214、P型摻雜區(qū)202、N型摻雜 區(qū)204與第四N+摻雜區(qū)216)，最后流向焊墊I/O。電壓源VDD端模式當有正的ESD電壓出現(xiàn)在電壓源VDD端時，正的ESD電壓可使 第二 N+摻雜區(qū)210與第一 P型摻雜區(qū)202間的PN結(jié)發(fā)生崩潰，使ESD電壓產(chǎn)生的脈沖電 流可透過第三N+摻雜區(qū)212及/或第二 P+摻雜區(qū)214流向接地電壓軌線VSS，亦即脈沖電 流可透過晶體管Ql將脈沖電流導(dǎo)引至接地電壓軌線VSS，達到保護核心電路104的目的。電壓源VSS端模式當有負的ESD電壓出現(xiàn)在電壓源VDD端時，由于此時接地電壓 軌線VSS為接地，因此晶體管Ql所等效的二極管為順向偏壓的狀態(tài)。系統(tǒng)電壓軌線VDD可 經(jīng)由晶體管Ql自接地電壓軌線VSS汲取電流。也就是說，脈沖電流會從電壓軌線VSS經(jīng)由 第二 P+摻雜區(qū)214、P型摻雜區(qū)202以及第二 N+摻雜區(qū)210而流向電壓軌線VDD，以保護核心電路104不受到負的ESD電壓的沖擊。在部分實施例中，靜電放電保護元件200可不包括第四N+摻雜區(qū)216。使用者可 依實際情形所需選擇適用的實施方式來制造靜電放電保護元件200，以節(jié)省靜電放電保護 元件200的生產(chǎn)成本。表1傳輸線脈沖測試
權(quán)利要求
1.一種靜電放電保護元件，其特征在于，所述的靜電放電保護元件包括 一 P型摻雜區(qū)；一 N型摻雜區(qū)，位于所述P型摻雜區(qū)中； 一第一 P+摻雜區(qū)，位于所述N型摻雜區(qū)，用以電連接一焊墊； 一第一 N+摻雜區(qū)，位于所述P型摻雜區(qū)與所述N型摻雜區(qū)之間，且所述第一 N+摻雜區(qū) 的一部份位于所述N型摻雜區(qū)中，剩余部分則位于所述P型摻雜區(qū)中；一第二 N+摻雜區(qū)，位于所述P型摻雜區(qū)中，且位于所述N型摻雜區(qū)之外，所述第二 N+ 摻雜區(qū)電連接一第一電源軌線；以及一第三N+摻雜區(qū)，位于所述P型摻雜區(qū)中，且位于所述N型摻雜區(qū)之外，所述第三N+ 摻雜區(qū)電連接一第二電源軌線，其中所述第二 N+摻雜區(qū)位于所述第一 N+摻雜區(qū)與所述第 三N+摻雜區(qū)之間。
2.如權(quán)利要求1所述的靜電放電保護元件，其特征在于，所述P型摻雜區(qū)為一P型井 區(qū)，所述N型摻雜區(qū)為一 N型井區(qū)、高壓N型井或N型緩沖區(qū)。
3.如權(quán)利要求1所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進一 步包括一第一柵極結(jié)構(gòu)，位于所述P型摻雜區(qū)之上且在所述第一 N+摻雜區(qū)與所述第二 N+ 摻雜區(qū)之間，且電連接所述第二電源軌線，所述第一柵極結(jié)構(gòu)、所述第一 N+摻雜區(qū)、所述第 二 N+摻雜區(qū)與所述P型摻雜區(qū)構(gòu)成一 N型金屬氧化物半導(dǎo)體晶體管。
4.如權(quán)利要求3所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進一 步包括一第二柵極結(jié)構(gòu)，位于所述P型摻雜區(qū)之上且在所述第二 N+摻雜區(qū)與所述第三N+ 摻雜區(qū)之間，且電連接所述第二電源軌線，所述第二柵極結(jié)構(gòu)、所述第二 N+摻雜區(qū)、所述第 三N+摻雜區(qū)與所述P型摻雜區(qū)構(gòu)成一 N型金屬氧化物半導(dǎo)體晶體管。
5.如權(quán)利要求4所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進一 步包括一電阻，其第一端耦接于所述第二電源軌線，所述電阻的第二端耦接至所述第一柵極 結(jié)構(gòu)與所述第二柵極結(jié)構(gòu)。
6.如權(quán)利要求5所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進一 步包括一電容，其第一端耦接至所述焊墊，所述電容的第二端耦接至所述電阻的第二端。
7.如權(quán)利要求1所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進一 步包括一第二 P+摻雜區(qū)，所述第二 P+摻雜區(qū)位于所述P型摻雜區(qū)中，所述P型摻雜區(qū)透過 所述第二 P+摻雜區(qū)電連接所述第二電源軌線。
8.如權(quán)利要求1所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進一 步包括一第四N+摻雜區(qū)，位于所述N型摻雜區(qū)中，且鄰接所述第一 P+摻雜區(qū)。
9.一芯片，其特征在于，所述的芯片包含 一核心電路；一第一電源軌線； 一第二電源軌線；多個焊墊單元，圍繞所述核心電路，各所述焊墊單元包括 一焊墊，電連接所述核心電路；以及如權(quán)利要求1所述的一靜電放電保護元件，配置于所述焊墊旁，且電連接所述第一電 源軌線與所述第二電源軌線；其中，每一所述焊墊單元中的所述靜電放電保護元件并聯(lián)設(shè)置于所述第一電源軌線與 所述第二電源軌線之間。
10.一種靜電放電保護元件，其特征在于，包括 一第二電源軌線；一 P型摻雜區(qū)，電連接所述第二電源軌線； 一 N型摻雜區(qū)，位于所述P型摻雜區(qū)； 一第一 P+摻雜區(qū)，位于所述N型摻雜區(qū)； 一焊墊，電連接所述N型摻雜區(qū)與所述第一 P+摻雜區(qū)；一第一 N+摻雜區(qū)，位于所述P型摻雜區(qū)與所述N型摻雜區(qū)之間，且所述第一 N+摻雜區(qū) 的一部份位于所述N型摻雜區(qū)中，剩余部分則位于所述P型摻雜區(qū)中；一第二 N+摻雜區(qū)，位于所述P型摻雜區(qū)中，且位于所述N型摻雜區(qū)之外； 一第一電源軌線，電連接所述第二 N+摻雜區(qū)，其中，所述第二電源軌線的電壓低于所 述第一電源軌線的電壓；以及一第三N+摻雜區(qū)，電連接所述第二電源軌線，其中所述第三N+摻雜區(qū)位于所述P型摻 雜區(qū)中，且位于所述N型摻雜區(qū)之外，所述第二 N+摻雜區(qū)位于所述第一 N+摻雜區(qū)與所述第 三N+摻雜區(qū)之間。
11.如權(quán)利要求10所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進 一步包含一第二 P+摻雜區(qū)，所述第二 P+摻雜區(qū)位于所述P型摻雜區(qū)中，所述P型摻雜區(qū)透 過所述第二 P+摻雜區(qū)電連接所述第二電源軌線。
12.如權(quán)利要求10所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件進 一步包含一第四N+摻雜區(qū)，位于所述N型摻雜區(qū)中，且鄰接所述第一 P+摻雜區(qū)，所述N型 摻雜區(qū)透過所述第四N+摻雜區(qū)電連接所述焊墊。
全文摘要
本發(fā)明實施例公開了一種靜電放電保護元件，包括P型摻雜區(qū)、N型摻雜區(qū)、第一P+摻雜區(qū)、第一～第三N+摻雜區(qū)。N型摻雜區(qū)位于P型摻雜區(qū)中。第一P+摻雜區(qū)位于N型摻雜區(qū)中，用以電連接一焊墊。第一N+摻雜區(qū)位于P型摻雜區(qū)與N型摻雜區(qū)之間，且第一N+摻雜區(qū)的一部份位于N型摻雜區(qū)中，剩余部分則位于P型摻雜區(qū)中。第二、第三N+摻雜區(qū)位于P型摻雜區(qū)中，且位于N型摻雜區(qū)之外，且分別電連接第一、第二電源軌線。其中第二N+摻雜區(qū)位于第一N+摻雜區(qū)與第三N+摻雜區(qū)之間。本發(fā)明實施例也揭示一種具有上述靜電放電保護元件的芯片。本發(fā)明實施例所述的靜電放電保護元件，可有效提高靜電放電保護元件的保持電壓，避免閂鎖效應(yīng)。
文檔編號H01L23/60GK102097431SQ20091022543
公開日2011年6月15日 申請日期2009年12月10日 優(yōu)先權(quán)日2009年12月10日
發(fā)明者徐中玓, 蘇郁迪 申請人:新唐科技股份有限公司