一種基于bist的高速串行io接口抖動容限測試方法和電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明公開了一種高速串行10接口抖動容限測試方法和電路，具體是在高速串 行接口的接收端電路內(nèi)部實現(xiàn)抖動注入和誤碼檢測，完成接收端抖動容限測試。
【背景技術(shù)】
[0002] 輸入/輸出（I/ 0)在計算機和工業(yè)應(yīng)用中一直扮演著關(guān)鍵角色。在早期的并行 I/ 〇總線中，接口的數(shù)據(jù)對齊問題影響著與外部設(shè)備的有效通信。然而，隨著處理器速度 的增加，I/ 〇成為了限制系統(tǒng)級性能的瓶頸，提高I/ 〇的性能對于提高系統(tǒng)性能來說非 常關(guān)鍵。在目前的高速通信系統(tǒng)中，原本用于光纖通信的串行通信技術(shù)SerDeS(串行器/ 解串器）由于能夠符合多種高速通信協(xié)議標(biāo)準(zhǔn)以及使用的靈活性，成為了高速通信系統(tǒng)的 關(guān)鍵技術(shù)?；赟erDes技術(shù)的高速串行接口正在成為通用的I/ 0接口標(biāo)準(zhǔn)，它采用高速 差分信號傳輸，屏蔽了傳輸路徑中的干擾噪聲，不僅提高傳輸速度，還可以提高信號傳輸質(zhì) 量。
[0003] 對于1C之間的通信時序模型，在傳輸速率小于100MHz時，米用系統(tǒng)同步結(jié)構(gòu)；隨 著速率的增加，時鐘在發(fā)送端和接收端之間的偏移可能會超過一個周期（例如線上的延 時），為了補償這個時鐘偏移，設(shè)計者采用源同步結(jié)構(gòu)；但是在速率超過1GHz時，并行數(shù)據(jù) 間的偏移大大影響了傳輸速率的進一步提升，人們開始采用自同步結(jié)構(gòu)--在發(fā)送端將時 鐘信號嵌入進傳輸數(shù)據(jù)流，在接收端，通過CDR(時鐘數(shù)據(jù)恢復(fù)）電路來從傳輸數(shù)據(jù)中恢復(fù) 出時鐘，并用此來接收數(shù)據(jù)。
[0004] 隨著數(shù)據(jù)率不斷增加，信號質(zhì)量將受到影響，使得波形的退化，有可能引起數(shù)據(jù)的 誤識別，也就是誤碼。對于高速串行10接口電路，由于系統(tǒng)中的噪聲、一些隨機過程、周期 過程、數(shù)據(jù)相關(guān)效應(yīng)及通道的色散效應(yīng)等的影響，接收端接收端的數(shù)據(jù)并非理想的，而是理 想信號和傳輸過程中的影響的疊加。抖動是引起誤碼，使高速10接口電路失效的重要因 素，可分為RJ(隨機抖動）和DJ(確定抖動）。接收端的CDR電路能否從疊加有抖動信號 的數(shù)據(jù)流中恢復(fù)出時鐘信號，并采樣到正確的數(shù)據(jù)，是高速串行10接口一個重要的性能指 標(biāo),這也就需要對接收端進行抖動容限測試。
[0005] 抖動容限測試包含兩個方面：在一定BER(誤碼率）水平下抖動容限是否滿足 Spec規(guī)定，以及接收端對抖動的容忍能力。前者在要求的誤碼率水平下，測試被測電路的 抖動容限是否大于Spec中規(guī)定的閾值；后者測試接收端電路能夠容忍的最大抖動值。抖 動容限測試需要在輸入端注入可控頻率和大小的抖動信號，檢測被測系統(tǒng)的輸出信號的 BER是否滿足要求。抖動容限測試所面臨的兩大問題是：①大部分的總線標(biāo)準(zhǔn)都需要在 BER彡1(T12下進行抖動容限測試，則設(shè)備至少要發(fā)送1013個比特的數(shù)據(jù)，而且抖動容限測試 需要對多個頻率進行測試，這都會使測試時間很長；②抖動容限測試需要產(chǎn)生不同種類的 抖動并混合，而產(chǎn)生可控的接近真實比例的抖動成分比較復(fù)雜。
[0006] 抖動容限的測試包括驗證測試和量產(chǎn)測試，臺式儀器一般用于驗證測試，在進行 抖動容限測試時，一般采用特定的儀器產(chǎn)生數(shù)據(jù)流及不同種類的抖動，Cai和Wemer利用FM(頻率調(diào)制）源注入PJ(周期抖動），隨機噪聲發(fā)生器注入RJ，較長的光纜或PCB板注 入DDJ(數(shù)據(jù)相關(guān)性抖動）等，這些抖動信號共同用于抖動容限測試，但是這種測試方法比 較復(fù)雜，而且難以精確的混合及表征這些抖動成分；安捷倫公司在2013年推出的J-BERT N4903B儀器使用經(jīng)過校準(zhǔn)的內(nèi)置抖動源，可以快速的對接收端進行精確的抖動容限測試。
[0007] ATE(自動測試儀器）一般用于量產(chǎn)測試，使用ATE進行抖動容限測試時，通常需 要在測試板上或在電路內(nèi)部加入一些電路用于注入或表征抖動。從90年代末，國外公司和 大學(xué)對高速電路測試領(lǐng)域開始了廣泛的研究并取得一定的成果，F(xiàn)an和Zilic使用ATE注 入PJ，根據(jù)Q值和BER的線性關(guān)系，使用外推的方法減少測試時間；Laquai和Cai提出一種 基于無源濾波器注入DDJ的方法，只在負載板上占用很小的面積，但是這種方法不能靈活 地提供多種抖動；Sunter和Roy通過測量影響抖動容限的參數(shù)來測試，但是這種方法需要 在負載板上安置ULTRA模塊，占用面積并使設(shè)計變得復(fù)雜；Hafed和Watkins通過調(diào)制發(fā)送 端PLL(鎖相環(huán)）模塊的輸入產(chǎn)生有抖動的信號，這種方法不會產(chǎn)生不必要的抖動，但是這 種方法能夠注入的抖動頻率受PLL的帶寬限制；Keezer使用ATE通過動態(tài)改變相位來調(diào)制 時鐘信號，并注入抖動，消除了PLL帶寬限制。
[0008] 目前基于臺式儀器和ATE的測試可以實現(xiàn)高精度的測量，但是測試成本高、測試 時間長且不能自動測試。對于面向制造的量產(chǎn)測試，這種測試成本和測試時間是非常昂貴 的，我們可以使用DFT(可測試性設(shè)計）的方法來降低測試成本，減少測試時間。借鑒上述 的基于臺式儀器和ATE的測試方法，可以得到抖動容限的測試需要4個步驟：①產(chǎn)生不同 種類的頻率和大小可控的抖動信號；②產(chǎn)生測試數(shù)據(jù)流；③將抖動信號施加到被測數(shù)據(jù)流 中；④測量輸出信號的誤碼率。然后我們根據(jù)測量結(jié)果判斷誤碼率是否在要求范圍內(nèi)或是 否呈明顯指數(shù)的增加以得到抖動容限測試的結(jié)果。基于BIST的思想在接收端電路內(nèi)部實 現(xiàn)不同種類的抖動的注入及誤碼率BER的測量，可以有效的降低測試成本及測試時間。
[0009] 接下來要考慮如何在電路內(nèi)部實現(xiàn)不同種類的頻率和大小可控的抖動。應(yīng)用于抖 動容限測試的抖動種類一般有RJ、PJ和DCD(占空比失真），這三種抖動比較容易產(chǎn)生和表 征。很多學(xué)者也對這個方面進行了研究。Cai和Fang采用SSC(擴頻時鐘）注入PJ抖動， 一般是單一頻率的PJ，也就是SJ(正弦抖動），注入的抖動與抖動信號的頻率和大小的關(guān)系 為：
[0010]
[0011] Fbaud是數(shù)據(jù)速率，ofstppm是正弦抖動信號的振幅，F(xiàn)SI是正弦抖動信號的頻率。
[0012] Huang和Wang采用正弦波生成器生成頻率和幅值可控的正弦信號，經(jīng)過A-S調(diào) 制器之后控制N/N+1雙模預(yù)置分頻器，注入的抖動與抖動信號的頻率和大小的關(guān)系為：
[0013]
[0014] 其中是數(shù)據(jù)頻率，NA是正弦抖動信號的振幅，是正弦抖動信號的頻率。這 些方法可以很好的注入SJ，對被測電路進行抖動容限測試，但是這些方法都只能注入單一 頻率的PJ，不能夠很好的模擬實際情況。Ahmed和Kwasniewski通過DigitalIntegrator、 Adder、DelayControlLogic和VariableVernierDelay實現(xiàn)多種抖動的注入，但是電路 實現(xiàn)比較復(fù)雜，不夠直觀。本發(fā)明根據(jù)高速串行10接口接收端抖動容限的具體測試步驟， 設(shè)計了基于BIST的高速串行10接口抖動容限測試的方法和電路。

【發(fā)明內(nèi)容】

[0015] 本發(fā)明的技術(shù)目的是：對高速串行10接口的接收端電路進行DFT設(shè)計，在CDR電 路中加入抖動注入模塊，產(chǎn)生不同種類的頻率和抖動值可控的抖動信號并得到包含抖動信 號的測試序列，并由誤碼檢測模塊得到BER，實現(xiàn)接收端抖動容限的測試。
[0016] 本發(fā)明基于BIST的思想，利用相位內(nèi)插器PI改變時鐘相位，進行抖動注入。相位 內(nèi)插器PI的相位改變由控制字（ControlWord)決定，將Spec規(guī)定的抖動頻率及數(shù)值轉(zhuǎn)化 成數(shù)據(jù)寫入JitterMemory，改變相位內(nèi)插器PI的控制字，即可得到需要的時鐘相位的改 變。在對高速串行10接口進行測試時，測試序列一般有類時鐘"0101"序列和PRBS兩種。 其中PRBS更能模擬實際情況，可以保證非常好的測試覆蓋率；而類時鐘"0101"序列可以排 除引進ISI(碼間干擾）的抖動類型，更適合抖動信號的調(diào)制。為了使測試結(jié)果更接近實際 情況，在本發(fā)明中選擇PRBS作為測試序列。
[0017] 本發(fā)明實現(xiàn)目的的技術(shù)方案是：
[0018] 本發(fā)明的技術(shù)方案包括兩部分內(nèi)容：高速串行10接口的DFT設(shè)計和測試方法 及流程設(shè)計。本發(fā)明測試電路的基本框圖如圖1所示，包含CDR電路、抖動注入（Jitter Injection)模塊和誤碼檢測（ErrorDetection)模塊。下面結(jié)合圖2詳細說明BIST中的抖 動注入和誤碼率檢測模塊。抖動注入模塊包含JitterMemory、相位內(nèi)插器PI和PRBS(偽 隨機二進制序列）電路。JitterMemory用于存儲不同種類的抖動數(shù)據(jù)，可根據(jù)Spec規(guī)定 和測試需要在啟動測試模式前通過總線寫入；相位內(nèi)插器PI根據(jù)JitterMemory中寫入的 抖動信息改變CDR電路中VC0生成的時鐘信號的相位；PRBS電路由LFSR(線性反饋移位寄 存器）構(gòu)成，以相位內(nèi)插器PI的輸出為時鐘信號，生成包含抖動信息的測試序列。誤碼檢 測模塊包括序列檢測器（PRBSChecker)、X0R門和誤碼計數(shù)器（ErrorCounter),用于檢測 誤碼并得到誤碼數(shù)。與【背景技術(shù)】中提到的抖動注入的方法相比，本發(fā)明可以注入不同種類 的抖動，包括隨機抖動RJ、確定抖動DJ、周期抖動PJ等，且電路實現(xiàn)簡單，在封裝時不需要 額外的管腳，只需要在啟動測試模式前通過總線向JitterMemory所在的地址寫入抖動數(shù) 據(jù)。如圖3所示是在JitterMemory中寫入不同種類的抖動數(shù)據(jù)時，相位內(nèi)插器PI對時鐘 信號相位的改變；圖3(a)是注入方波抖動（SquareJitter)時相位的改變，圖3(b)是注入 正弦抖動SJ時相位的改變，圖3(c)是注入隨機抖動RJ時相位