一種基于fpga的hd-sdi視頻處理板的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及視頻圖像處理領(lǐng)域，更具體地說(shuō)，涉及一種基于FPGA的HD-SDI視頻處理板。
【背景技術(shù)】
[0002]隨著社會(huì)的發(fā)展，人們對(duì)視頻或圖像的要求越來(lái)越高，如對(duì)高分辨的要求、實(shí)時(shí)性的要求等，要滿足這些要求，必須有足夠強(qiáng)大的視頻信號(hào)采集以及前端處理能力的設(shè)備，傳統(tǒng)的基于DSP或ASIC等視頻板，由于在芯片引腳資源及串行處理機(jī)制等限制，在采集視頻通道數(shù)量及數(shù)據(jù)的處理能力方面都有很大的瓶頸，無(wú)法滿足這些要求。

【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的技術(shù)問(wèn)題在于，針對(duì)現(xiàn)有技術(shù)的上述缺陷，提供一種基于FPGA的HD-SDI視頻處理板。
[0004]本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是:構(gòu)造一種基于FPGA的HD-SDI視頻處理板。
[0005]在本發(fā)明所述的基于FPGA的HD-SDI視頻處理板，包括FPGA芯片，所述FPGA芯片包括GTX IP硬核、多通道數(shù)據(jù)采集模塊、圖像壓縮模塊、UDP打包模塊、以太網(wǎng)控制器、AXI總線，
[0006]所述GTX IP硬核，用于接收視頻信號(hào)并輸出；
[0007]所述多通道數(shù)據(jù)采集模塊，與所述GTX IP硬核及所述AXI總線通信連接，用于接收所述GTX IP硬核輸出的所述視頻信號(hào)并進(jìn)行解碼得到原始視頻數(shù)據(jù)，且將所述原始視頻數(shù)據(jù)輸出至所述AXI總線；
[0008]所述圖像壓縮模塊，與所述AXI總線通信連接，用于接收所述原始視頻數(shù)據(jù)進(jìn)行壓縮，得到視頻壓縮碼流并輸出；
[0009]所述UDP打包模塊，與所述圖像壓縮模塊連接，用于接收所述視頻壓縮碼流并進(jìn)行封裝，得到封裝視頻壓縮碼流；
[0010]所述以太網(wǎng)控制器，與所述UDP打包模塊連接，用于接收所述封裝視頻壓縮碼流并輸出。
[0011]優(yōu)選地，所述多通道數(shù)據(jù)采集模塊包括SDI解碼模塊和VDMW模塊，所述SDI解碼模塊與所述VDMW模塊通信連接，所述SDI解碼模塊用于接收所述GTXIP硬核輸出的所述視頻信號(hào)并進(jìn)行解碼得到所述原始視頻數(shù)據(jù)，所述VDMW模塊用于將所述原始視頻數(shù)據(jù)輸出至所述AXI總線。
[0012]優(yōu)選地，所述基于FPGA的HD-SDI視頻處理板還包括SDI芯片和以太網(wǎng)芯片，所述SDI芯片與所述FPGA芯片通信連接，用于輸出所述視頻信號(hào)至所述FPGA芯片；
[0013]所述以太網(wǎng)芯片與所述以太網(wǎng)控制器通信連接，用于接收所述以太網(wǎng)控制器輸出的所述封裝視頻壓縮碼流并輸出至PC機(jī)。
[0014]優(yōu)選地，所述GTX IP硬核、所述SDI解碼模塊、所述VDMW模塊相等且至少有8個(gè)，且所述GTX IP硬核、所述SDI解碼模塊、所述VDMW模塊——對(duì)應(yīng)。
[0015]優(yōu)選地，所述基于FPGA的HD-SDI視頻處理板還包括晶體振蕩器和BPI模塊，所述晶體振蕩器與所述FPGA芯片連接，用于輸出時(shí)鐘信號(hào)至所述FPGA芯片。
[0016]所述BPI模塊與所述FPGA芯片連接，用于存儲(chǔ)所述FPGA芯片的配置電路及用于啟動(dòng)所述FPGA芯片初始化的軟件文件。
[0017]優(yōu)選地，所述FPGA芯片還設(shè)置有解密模塊，用于對(duì)所述配置電路中的比特流進(jìn)行解密。
[0018]優(yōu)選地，所述FPGA芯片還包括微處理器，所述微處理器與所述AXI總線通信連接，用于獲取所述BPI模塊中的軟件文件并生成軟件運(yùn)行指令，且將所述軟件文件及所述軟件運(yùn)行指令輸出至所述AXI總線。
[0019]優(yōu)選地，所述基于FPGA的HD-SDI視頻處理板還包括存儲(chǔ)模塊，所述FPGA芯片還包括內(nèi)存控制器，
[0020]所述內(nèi)存控制器與所述AXI總線通信連接，用于接收所述原始視頻數(shù)據(jù)并控制所述存儲(chǔ)模塊寫入所述原始視頻數(shù)據(jù)，及獲取所述軟件文件和所述軟件運(yùn)行指令并輸出；
[0021]所述存儲(chǔ)模塊與所述內(nèi)存控制器連接，用于寫入所述原始視頻數(shù)據(jù)并緩存，以及獲取所述內(nèi)存控制器輸出的所述軟件文件和所述軟件運(yùn)行指令，并運(yùn)行所述軟件文件，以啟動(dòng)所述FPGA芯片的初始化。
[0022]優(yōu)選地，所述基于FPGA的HD-SDI視頻處理板還包括HDMI接口模塊，所述HDMI接口模塊與所述FPGA芯片連接，用于顯示所述原始視頻數(shù)據(jù)，
[0023]所述FPGA芯片還包括顯示控制器，所述顯示控制器與所述AXI總線通信連接，用于通過(guò)所述AXI總線獲取所述存儲(chǔ)模塊中緩存的所述原始視頻數(shù)據(jù)并輸出至所述HDMI接口模塊顯示。
[0024]優(yōu)選地，所述基于FPGA的HD-SDI視頻處理板還包括JTAG接口模塊和電源芯片，所述JTAG接口模塊與所述FPGA芯片連接，用于對(duì)所述FPGA芯片進(jìn)行下載調(diào)試；
[0025]所述電源芯片分別與所述FPGA芯片、所述SDI芯片、所述存儲(chǔ)模塊、所述BPI模塊連接，用于將輸入電壓轉(zhuǎn)化成所述FPGA芯片、所述SDI芯片、所述存儲(chǔ)模塊、所述BPI模塊需要的工作電壓并輸出。
[0026]實(shí)施本發(fā)明的基于FPGA的HD-SDI視頻處理板，具有以下有益效果:通過(guò)FPGA芯片內(nèi)部的GTX IP模塊接收視頻信號(hào)并輸出至多能道數(shù)據(jù)采集模塊，多能道數(shù)據(jù)采集模塊對(duì)視頻信號(hào)進(jìn)行解碼得到原始視頻數(shù)據(jù)通過(guò)AXI總線輸出至圖像壓縮模塊進(jìn)行壓縮，得到壓縮視頻壓縮碼流后通過(guò)UDP打包模塊進(jìn)行封裝得到封裝視頻壓縮碼流，再通過(guò)以太網(wǎng)控制器輸出，從而在FPGA芯片上完成HD-SDI視頻信號(hào)的采集、解碼、壓縮、傳輸?shù)墓δ堋?br>【附圖說(shuō)明】
[0027]下面將結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明，附圖中:
[0028]圖1是本發(fā)明基于FPGA的HD-SDI視頻處理板的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0029]如圖1所示，圖1為本發(fā)明的基于FPGA的HD-SDI視頻處理板的結(jié)構(gòu)示意圖，在本發(fā)明的基于FPGA的HD-SDI視頻處理板第一實(shí)施例中，包括FPGA芯片I，F(xiàn)PGA芯片包括GTXIP硬核101、多通道數(shù)據(jù)采集模塊102、圖像壓縮模塊104、UDP打包模塊105、以太網(wǎng)控制器106,AXI總線103。本實(shí)施例中，F(xiàn)PGA芯片I采用的是xilinx的XC7K325T-2FFG900芯片，該芯片具有接近900個(gè)引腳及300多萬(wàn)門邏輯資源。
[0030]其中，GTX IP硬核101用于接收視頻信號(hào)并輸出。在本實(shí)施例中，GTX IP硬核101用于接收HD-SDI高分辨率視頻信號(hào)，本實(shí)施例中，GTX IP硬核至少有8個(gè)。
[0031]多通道數(shù)據(jù)采集模塊102與GTX IP硬核101及AXI總線103通信連接，用于接收GTX IP硬核101輸出的視頻信號(hào)并進(jìn)行解碼得到原始視頻數(shù)據(jù)，且將原始視頻數(shù)據(jù)輸出至AXI總線103。多通道數(shù)據(jù)采集模塊102包括SDI解碼模塊1021和VDMW模塊1022，SDI解碼模塊1021與VDMW模塊1022通信連接，SDI解碼模塊1021用于接收GTX IP硬核101輸出的視頻信號(hào)并進(jìn)行解碼得到原始視頻數(shù)據(jù)，VDMW模塊用于將原始視頻數(shù)據(jù)輸出至AXI總線103。在本實(shí)施例中，SDI解碼模塊1021、GTX IP硬核101、VDMW模塊1022的數(shù)量相同，均至少有8個(gè)，且GTX IP硬核101、SDI解碼模塊1021、VDMW模塊1022——對(duì)應(yīng)。
[0032]圖像壓縮模塊104與AXI總線103通信連接，用于接收所述原始視頻數(shù)據(jù)進(jìn)行壓縮，得到視頻壓縮碼流并輸出。在本實(shí)施例中，圖像壓縮模塊104可對(duì)大尺寸MJPEG格式的圖像進(jìn)行壓縮。
[0033]UDP打包模塊105與圖像壓縮模塊104連接，用于接收視頻壓縮碼流并進(jìn)行封裝，得到封裝視頻壓縮碼流。
[0034]以太網(wǎng)控制器106與UDP打包模塊105連接，用于接收封裝視頻壓縮碼流并輸出。
[0035]本實(shí)施例中，進(jìn)一步地，基于FPGA的HD-SDI視頻處理板還包括SDI芯片3，SDI芯片3與FPGA芯片I通信連接，用于輸出視頻信號(hào)至FPGA芯片I。SDI芯片3可對(duì)視頻信號(hào)進(jìn)行equalize處理，通過(guò)equalize處理可調(diào)整不同頻段視頻信號(hào)的增益值。本實(shí)施例中，SDI芯片3采用的型號(hào)是LMH0387SL，有8個(gè)，與上述GTX IP硬核101的數(shù)量相等，該種型號(hào)的SDI芯片3可支持雙向最高3G-SDI視頻信號(hào)處理。利用上述FPGA芯片I內(nèi)部集成的GTX IP硬核101與SDI芯片3相連來(lái)組成8通道的HD-SDI采集接口。
[0036]基于FPGA的HD-SDI視頻處理板還包括以太網(wǎng)芯片4，以太網(wǎng)芯片4與FPGA芯片I中的以太網(wǎng)控制器106通信連接，用于接收以太網(wǎng)控制器106輸出的封裝視頻壓縮碼流并輸出至PC機(jī)。該P(yáng)C機(jī)可以是筆記本電腦、臺(tái)式電腦、平板電腦等。本實(shí)施例中以太網(wǎng)芯片4采用的是96PIN的M88E1111-96-BCC芯片，支持每秒千兆或者百兆的傳輸速度，通過(guò)16位并行數(shù)據(jù)接口與FPGA芯片I連接。
[0037]基于FPGA的HD-SDI視頻處理板還包括晶體振蕩器5，晶體振蕩器5與FPGA芯片I連接，用于輸出時(shí)鐘信號(hào)至FPGA芯片I。本實(shí)施例中，晶體振蕩器5采用的是10MHz單端有源晶振，工作電壓為3.3V。
[0038]基于FPGA的HD-SDI視頻處理板還包括BPI模塊6，BPI模塊6與FPGA芯片I連接，用于存儲(chǔ)FPGA芯片I的配置電路及用于啟動(dòng)FPGA芯片I初始化的軟件文件。在本實(shí)施例中，BPI模塊采用的是鎂光的PC28R)0AG18FE，16位位寬，容量128M