本實用新型涉及信號復(fù)接領(lǐng)域，特別涉及一種基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置。

背景技術(shù)：

在數(shù)字通信系統(tǒng)中，隨著傳輸介質(zhì)的不斷發(fā)展，傳輸速率越來越高，單信道的傳輸容量越來越大，多業(yè)務(wù)單信道傳輸已成為必然。需要在發(fā)送端把較低傳輸速率的各種業(yè)務(wù)數(shù)據(jù)碼流變換成高速碼流，在接收端再把高速碼流變換低速的各種業(yè)務(wù)數(shù)據(jù)碼流。數(shù)字復(fù)接解復(fù)接技術(shù)就可以實現(xiàn)這種變換。數(shù)字復(fù)接把低速率碼流變換成高速率碼流，把兩個或兩個以上的支路數(shù)字信號按時分復(fù)用方式合并成單一的合路數(shù)字信號。數(shù)字解復(fù)接把高速碼流變換成低速碼流，把一路復(fù)合數(shù)字信號分離成各支路信號。目前復(fù)接解復(fù)接技術(shù)主要由專用集成電路完成，或者用數(shù)量龐大的基礎(chǔ)元件組合實現(xiàn)，成本高，專用性強，應(yīng)用不靈活，實現(xiàn)起來比較困難。

技術(shù)實現(xiàn)要素：

本實用新型要解決的技術(shù)問題在于，針對現(xiàn)有技術(shù)的上述成本較高、專用性較強、應(yīng)用不靈活、實現(xiàn)比較困難的缺陷，提供一種成本較低、能適應(yīng)各種規(guī)模的系統(tǒng)、應(yīng)用較為靈活、實現(xiàn)比較容易的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置。

本實用新型解決其技術(shù)問題所采用的技術(shù)方案是：構(gòu)造一種基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置，包括相連接的數(shù)字復(fù)接模塊和數(shù)字解復(fù)接模塊，所述數(shù)字復(fù)接模塊設(shè)有一個時鐘信號輸入引腳、多個串行碼流信號輸入引腳、多個低速串行碼流信號輸入引腳和一個串行碼流信號輸出引腳，所述數(shù)字解復(fù)接模塊包括數(shù)字解復(fù)接同步模塊，所述數(shù)字解復(fù)接同步模塊設(shè)有第一時鐘信號輸入引腳、一個串行碼流信號輸入引腳、第二時鐘信號輸入引腳、多個串行碼流信號輸出引腳、多個低速串行碼流輸出引腳、一個同步指示引腳、一個誤碼檢測指示引腳和扣除脈沖時鐘引腳。

在本實用新型所述的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置中，所述數(shù)字復(fù)接模塊中的串行碼流信號輸入引腳的個數(shù)為七個，所述數(shù)字復(fù)接模塊中的低速串行碼流信號輸入引腳的個數(shù)為十三個，所述數(shù)字解復(fù)接同步模塊的串行碼流信號輸出引腳的個數(shù)為七個，所述數(shù)字解復(fù)接同步模塊的低速串行碼流輸出引腳的個數(shù)為十三個。

在本實用新型所述的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置中，所述數(shù)字解復(fù)接模塊還包括與門，所述數(shù)字解復(fù)接同步模塊的第一時鐘信號輸入引腳與所述與門的輸出端連接，所述數(shù)字解復(fù)接同步模塊的扣除脈沖時鐘引腳與所述與門的一個輸入端連接，所述數(shù)字解復(fù)接同步模塊的第二時鐘信號輸入引腳與所述與門的另一個輸入端連接。

在本實用新型所述的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置中，所述數(shù)字復(fù)接模塊的內(nèi)部有一個3位計數(shù)器、一個8位串行移位器和一個8位計數(shù)器。

在本實用新型所述的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置中，所述數(shù)字解復(fù)接同步模塊的內(nèi)部設(shè)有一個3位計數(shù)器、一個8位串行移位器、一個8位計數(shù)器和一個16位串行移位器。

在本實用新型所述的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置中，在輸入時鐘的觸發(fā)下實現(xiàn)所述數(shù)字復(fù)接模塊中3位計數(shù)器的累加和8位串行移位器的移位，將第8位寄存器的值輸出到所述數(shù)字復(fù)接模塊的串行碼流信號輸出引腳。

在本實用新型所述的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置中，在輸入時鐘信號的觸發(fā)下實現(xiàn)對所述數(shù)字解復(fù)接同步模塊中3位計數(shù)器的累加和8位串行移位器的移位，將輸入串行碼流信號輸入給所述數(shù)字解復(fù)接同步模塊中的8位串行移位器。

實施本實用新型的基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置，具有以下有益效果：由于采用數(shù)字復(fù)接模塊和數(shù)字解復(fù)接模塊，數(shù)字復(fù)接模塊設(shè)有一個時鐘信號輸入引腳、多個串行碼流信號輸入引腳、多個低速串行碼流信號輸入引腳和一個串行碼流信號輸出引腳，數(shù)字解復(fù)接模塊包括數(shù)字解復(fù)接同步模塊，數(shù)字解復(fù)接同步模塊設(shè)有第一時鐘信號輸入引腳、一個串行碼流信號輸入引腳、第二時鐘信號輸入引腳、多個串行碼流信號輸出引腳、多個低速串行碼流輸出引腳、一個同步指示引腳、一個誤碼檢測指示引腳和扣除脈沖時鐘引腳，相對于傳統(tǒng)采用專用集成電路完成，或者用數(shù)量龐大的基礎(chǔ)元件組合實現(xiàn)的方式，本實用新型在CPLD/FPGA中實現(xiàn)數(shù)字復(fù)接解復(fù)接，CPLD/FPGA發(fā)展已比較成熟，穩(wěn)定性很高，各種資源配置的芯片種類齊全，其成本較低、能適應(yīng)各種規(guī)模的系統(tǒng)、應(yīng)用較為靈活、實現(xiàn)比較容易。

附圖說明

為了更清楚地說明本實用新型實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本實用新型基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置一個實施例中數(shù)字復(fù)接模塊的結(jié)構(gòu)示意圖；

圖2為所述實施例中數(shù)字解復(fù)接模塊的結(jié)構(gòu)示意圖；

圖3為所述實施例中數(shù)字復(fù)接的流程框圖；

圖4為所述實施例中數(shù)字解復(fù)接的流程框圖。

具體實施方式

下面將結(jié)合本實用新型實施例中的附圖，對本實用新型實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例?；诒緦嵱眯滦椭械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。

在本實用新型基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置實施例中，該基于CPLD/FPGA的數(shù)字復(fù)接解復(fù)接裝置包括相連接的數(shù)字復(fù)接模塊FRAME_MODULE和數(shù)字解復(fù)接模塊，圖1是數(shù)字復(fù)接模塊的結(jié)構(gòu)示意圖，圖1中，數(shù)字復(fù)接模塊FRAME_MODULE設(shè)有一個時鐘信號輸入引腳inclk、多個串行碼流信號輸入引腳、多個低速串行碼流信號輸入引腳和一個串行碼流信號輸出引腳dout，圖1中，數(shù)字復(fù)接模塊FRAME_MODULE中的串行碼流信號輸入引腳的個數(shù)為七個，即圖1中的data1、data2、data3、data4、data5、data6和data7，數(shù)字復(fù)接模塊FRAME_MODULE中的低速串行碼流信號輸入引腳的個數(shù)為十三個，即圖1中的lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13。

本實施例中，數(shù)字復(fù)接模塊FRAME_MODULE的內(nèi)部有一個3位計數(shù)器、一個8位串行移位器和一個8位計數(shù)器(圖中未示出)。在輸入時鐘clk25m的觸發(fā)下實現(xiàn)數(shù)字復(fù)接模塊FRAME_MODULE中3位計數(shù)器的累加和8位串行移位器的移位，將第8位寄存器的值給輸出到數(shù)字復(fù)接模塊FRAME_MODULE的串行碼流信號dout，進(jìn)行發(fā)送。在3位計數(shù)器的第3位時鐘信號的觸發(fā)下實現(xiàn)8位計數(shù)器的累加。8位計數(shù)器的第3-6位的值從0000-1111分出16個時隙。8位計數(shù)器的第0-2位的值從000-111按時分復(fù)用方式插入兩個同步碼和誤碼檢測碼以及低速串行碼流lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13，分別對應(yīng)16個時隙，形成幀碼。同時將輸入串行碼流信號data1、data2、data3、data4、data5、data6和data7和幀碼賦值到8位緩沖區(qū)，緩沖區(qū)的數(shù)據(jù)在3位計數(shù)器的第3位時鐘信號的上升沿來時賦值給數(shù)字復(fù)接模塊FRAME_MODULE的串行碼流信號dout，數(shù)字復(fù)接模塊FRAME_MODULE的串行碼流信號dout的數(shù)據(jù)在輸入時鐘clk25m的觸發(fā)下轉(zhuǎn)變?yōu)榇写a流。這樣就形成了幀碼及有效數(shù)據(jù)按時分復(fù)用方式混合的串行碼流。

圖2是數(shù)字解復(fù)接模塊的結(jié)構(gòu)示意圖，圖2中，數(shù)字解復(fù)接模塊包括數(shù)字解復(fù)接同步模塊RSYNC_MODULE，數(shù)字解復(fù)接同步模塊RSYNC_MODULE設(shè)有第一時鐘信號輸入引腳rclk、一個串行碼流信號輸入引腳din、第二時鐘信號輸入引腳nrclk、多個串行碼流信號輸出引腳、多個低速串行碼流輸出引腳、一個同步指示引腳SYNC、一個誤碼檢測指示引腳ERR和扣除脈沖時鐘引腳ce_rclk。圖2中，數(shù)字解復(fù)接同步模塊RSYNC_MODULE的串行碼流信號輸出引腳的個數(shù)為七個，即圖2中的data1、data2、data3、data4、data5、data6和data7，數(shù)字解復(fù)接同步模塊RSYNC_MODULE的低速串行碼流輸出引腳的個數(shù)為十三個，即圖2中的lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13。

本實施例中，數(shù)字解復(fù)接同步模塊RSYNC_MODULE的內(nèi)部設(shè)有一個3位計數(shù)器、一個8位串行移位器、一個8位計數(shù)器和一個16位串行移位器(圖中未示出)。圖2中，在輸入時鐘rclk的觸發(fā)下實現(xiàn)3位計數(shù)器的累加和8位串行移位器的移位，在輸入時鐘信號的觸發(fā)下實現(xiàn)對所述數(shù)字解復(fù)接同步模塊RSYNC_MODULE中3位計數(shù)器的累加和8位串行移位器的移位，將輸入串行碼流信號輸入給數(shù)字解復(fù)接同步模塊RSYNC_MODULE中8位串行移位器。

圖2中，將輸入串行碼流信號din不斷地賦值給8位串行移位器，在3位計數(shù)器的第3位時鐘信號的上升沿來時將8位串行移位器的第0位至第6位的值賦值給串行碼流信號輸出引腳data1至data7。在3位計數(shù)器的第3位時鐘信號的觸發(fā)下實現(xiàn)8位計數(shù)器的累加，同時將8位串行移位器的第7位的值付給16位串行移位器的第0位，并且16位串行移位器不斷地移位。8位計數(shù)器的第3-6位的值從0000-1111分出16個時隙。在信號3位計數(shù)器的第3位時鐘信號的觸發(fā)下分別找出16個時隙的上升沿。檢測兩個同步碼和誤碼檢測碼，同時對應(yīng)時隙將非幀碼數(shù)據(jù)輸出到低速串行碼流輸出引腳lsdata1至lsdata13。如果沒有找到幀碼，則產(chǎn)生一個時鐘扣除脈沖ce_rclk，輸入時鐘rclk扣除一個周期，直到找到同步碼，同時進(jìn)行同步指示和誤碼指示輸出。

本實用新型在CPLD/FPGA中實現(xiàn)數(shù)字復(fù)接解復(fù)接，通過VHDL編程設(shè)計，在CPLD/FPGA中實現(xiàn)數(shù)字復(fù)接解復(fù)接，CPLD/FPGA發(fā)展已比較成熟，穩(wěn)定性很高，各種資源配置的芯片種類齊全，可以適應(yīng)各種規(guī)模的系統(tǒng)，應(yīng)用非常靈活。代碼移植不存在任何障礙，大大降低了開發(fā)的難度和成本。本實用新型成本較低、能適應(yīng)各種規(guī)模的系統(tǒng)、應(yīng)用較為靈活、實現(xiàn)比較容易。

本實施例中，數(shù)字解復(fù)接模塊還包括與門AND2，數(shù)字解復(fù)接同步模塊RSYNC_MODULE的第一時鐘信號輸入引腳與上述與門AND2的輸出端連接，數(shù)字解復(fù)接同步模塊RSYNC_MODULE的扣除脈沖時鐘引腳與上述與門AND2的一個輸入端連接，數(shù)字解復(fù)接同步模塊RSYNC_MODULE的第二時鐘信號輸入引腳與上述與門AND2的另一個輸入端連接。

數(shù)字復(fù)接模塊FRAME_MODULE將多路基帶信號經(jīng)過時分復(fù)用并插入幀碼轉(zhuǎn)變?yōu)楦咚俅写a流發(fā)送，在數(shù)字解復(fù)接模塊用恢復(fù)時鐘讀取高速串行碼流，轉(zhuǎn)變?yōu)槎嗦返退傩盘枺ㄟ^幀碼檢測，是各路信號一一對應(yīng)，實現(xiàn)多業(yè)務(wù)傳輸。

圖3為本實施例中數(shù)字復(fù)接的流程框圖。用發(fā)送時鐘觸發(fā)將8路較低速率的串行碼流按時分復(fù)用的方式變換為1路高速串行碼流。第1至7路為基帶信號，是需要傳輸?shù)母黝悩I(yè)務(wù)信息。第8路為幀碼和低速的基帶信號，通常傳輸同步碼、誤碼檢測碼、監(jiān)控數(shù)據(jù)以及一些低速的業(yè)務(wù)數(shù)據(jù)。幀碼和低速的基帶信號串行碼流分為16個時隙，每個時隙分8位，即每個時隙插入如圖3所示的8位相應(yīng)數(shù)據(jù)。

圖4為本實施例中數(shù)字解復(fù)接的流程框圖，使用從接收到的高速串行碼流恢復(fù)出來的時鐘，將接收到的高速串行碼流轉(zhuǎn)變?yōu)?路低速并行信號，分別對應(yīng)7路基帶信號、幀碼和低速基帶信號串行碼流。幀碼和低速基帶信號串行碼流按16個時隙，每個時隙取出8位碼流，輸送到如圖4所示的相應(yīng)位置。同時對兩個同步碼和誤碼檢測碼進(jìn)行檢測。如果第一個同步碼(對應(yīng)時隙0)沒有被檢測到，則啟動時鐘扣除機制，將恢復(fù)時鐘扣除一個時鐘周期，然后繼續(xù)檢測，當(dāng)連續(xù)檢測到三次第一個同步碼，則系統(tǒng)進(jìn)入同步狀態(tài)，如果在同步狀態(tài)連續(xù)四次沒有檢測到第一個同步碼，則認(rèn)為系統(tǒng)進(jìn)入失步狀態(tài)，以此避免誤碼導(dǎo)致的假同步和假失步。第二個同步碼(對應(yīng)時隙14)用來監(jiān)測系統(tǒng)的實際狀態(tài)，不區(qū)分假同步和假失步，只有同步和失步兩種狀態(tài)，并做相應(yīng)的指示。通過對誤碼檢測碼的檢測，來判斷系統(tǒng)是否有誤碼，并做相應(yīng)的指示。

總之，在本實施例中，在編譯軟件中，用VHDL語言編程實現(xiàn)數(shù)字復(fù)接模塊FRAME_MODULE和數(shù)字解復(fù)接模塊的并例化，再生成一張電路原理圖，定義好管腳后經(jīng)過編譯后生成目標(biāo)文件，通過下載線將生成的目標(biāo)文件下載到相應(yīng)的CPLD/FPGA中，就可以實現(xiàn)數(shù)字復(fù)接解復(fù)接功能。

以上所述僅為本實用新型的較佳實施例而已，并不用以限制本實用新型，凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實用新型的保護范圍之內(nèi)。