本發(fā)明涉及cmos圖像傳感器技術(shù)領(lǐng)域，尤其涉及一種用于cmos圖像傳感器的高速rampadc。

背景技術(shù)：

cmos圖像傳感器廣泛的應(yīng)用于電子消費、安防監(jiān)控、自動控制、醫(yī)療以及國防等眾多領(lǐng)域。

圖1是cmos圖像傳感器結(jié)構(gòu)示例。cmos圖像傳感器1包含像素陣列100、時序控制器101、行譯碼102、rampadc(躍升式模數(shù)轉(zhuǎn)換器)陣列103、ramp產(chǎn)生器104、存儲器105、列譯碼106。其中像素陣列100，是由像素單元200(像素單元示例見圖2)組成陣列，rampadc陣列103由rampadc220(rampadc示例見圖2)組成陣列，通常情況，每列像素單元200對應(yīng)一個rampadc220。行譯碼102通過控制信號線108控制像素陣列100以行方式曝光和讀出；像素陣列100通過像素輸出信號線110，將像素陣列100的輸出信號輸出到rampadc陣列103；rampadc陣列103將像素信號轉(zhuǎn)成數(shù)字信號后，通過信號線113存儲在存儲器105；列譯碼106通過控制信號先115，將存儲在存儲器105的信號依次通過信號線112輸出到時序控制器101中。時序控制器101分別通過控制信號先107、108、114控制行譯碼102、rampadc陣列103、列譯碼106。ramp產(chǎn)生器104產(chǎn)生ramp信號，通過ramp信號線111輸入到rampadc陣列103。

圖2是像素單元和現(xiàn)有rampadc結(jié)構(gòu)示例。圖1中像素陣列100是由像素單元200組成陣列。像素單元200由光電二極管204、傳輸管203、清零管201、源跟隨管202、選擇管205組成。光電二極管204接受光信號，將光信號轉(zhuǎn)換成電信號；傳輸管203在控制信號tg控制下，將光電二極管204產(chǎn)生的電信號傳輸?shù)焦?jié)點206；清零管201在控制信號rst控制下，對節(jié)點206清零；源跟隨管202將節(jié)點206上存儲的信號讀出；選擇管205在控制信號sel控制下將像素單元200信號輸出到像素輸出信號線110上?？刂菩盘杛st、tg、sel是由行譯碼102產(chǎn)生的控制信號線108。

rampadc220由比較器210和計數(shù)器211組成，比較器210由電容207、開關(guān)208和放大器209組成。比較器210比較像素輸出信號110和ramp信號111的大小，輸出信號212控制計數(shù)器211計數(shù)，從而完成模數(shù)轉(zhuǎn)換。計算器211完成計數(shù)后通過信號線113輸出到存儲器105中。

圖3是現(xiàn)有rampadc結(jié)構(gòu)的控制時序圖示例。從t0開始到t1，比較器中的開關(guān)208在控制信號s1控制下閉合，比較器完成工作點的自建立，比較器210中節(jié)點213的電平與此刻ramp信號111電平相等；在t2時刻，ramp信號111增大δvramp，使ramp信號111電平比節(jié)點213電平高δvramp，比較器210輸出高電平；在t3時刻ramp信號111開始減小，時鐘信號clock輸出時鐘，計數(shù)器211開始計數(shù)；在t4時刻ramp信號111電平與節(jié)點213電平相等，隨著ramp信號111電平進(jìn)一步減小，比較器210輸出變成低電平，計數(shù)器211停止計數(shù)，這時計數(shù)器211的計數(shù)為d0；在t5時刻，ramp信號111停止減小；在t6時刻，完成像素清零信號模數(shù)轉(zhuǎn)換后，ramp信號111電平重新回到時刻t2的電平；在t6時刻和t7時刻之間，像素輸出信號110輸出像素單元200將信號從光電二極管204轉(zhuǎn)移到節(jié)點206后的信號，像素輸出信號110電平變化δvpix，在電容207耦合作用下，節(jié)點213電平也減小δvpix，使ramp信號111電平比節(jié)點213電平高δvramp+δvpix；在t7時刻ramp信號111開始減小，時鐘信號clock輸出時鐘，計數(shù)器211開始計數(shù)；在t8時刻ramp信號111與節(jié)點213電平相等，隨著ramp信號111電平進(jìn)一步減小，比較器210輸出變成低電平，計數(shù)器211停止計數(shù)，這時計數(shù)器211的計數(shù)為d1；在t9時刻，ramp信號111停止減小。因為在t8時刻，節(jié)點213電平相對t4時刻減小δvpix，t8時刻ramp信號111電平也比t4時刻ramp信號111電平減小δvpix；因此計數(shù)器211在t7到t9時間段的計數(shù)d1和在t3到t5時間段的數(shù)據(jù)d0之差，是像素輸出信號δvpix的量化值。adc_range為rampadc的量化量程，其中量化時間t7到t9的時間為2^n*tclock,n為adc分辨率，tclock為計數(shù)器的周期。

現(xiàn)有rampadc結(jié)構(gòu)主要存在如下缺點：

cmos圖像傳感器1是按行讀出，一行的時間受rampadc的量化時間限制，而該量化時間等于2^n*tclock，隨著分辨率n的增加，該量化時間越長，圖像傳感器的行長越長，制約了圖像傳感器的幀率。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的是提供一種用于cmos圖像傳感器的高速rampadc，可以縮短一半量化周期，從而提高幀率。

本發(fā)明的目的是通過以下技術(shù)方案實現(xiàn)的：

一種用于cmos圖像傳感器的高速rampadc，包括：三輸入端比較器(413)、高位鎖存器(414)、電平選擇器(404)、計數(shù)器(412)和ramp產(chǎn)生器(415)；

所述三輸入端比較器(413)包括：第一電容(401)、第二電容(402)、第三電容(403)、第一開關(guān)(407)、第二開關(guān)(408)，以及差分放大器(411)；

像素輸出信號pix_out(110)與第一電容(401)一端連接，第一電容(401)另一端與第一節(jié)點(405)連接；電平選擇器(404)輸出vref信號與第二電容(402)一端連接，第二電容(402)另一端與第一節(jié)點(405)連接；ramp產(chǎn)生器(415)輸出的ramp信號與第三電容(403)一端連接，第三電容(403)另一端與第二節(jié)點(406)連接；第一節(jié)點(405)連接第一開關(guān)(407)一端，第一開關(guān)(407)另一端與第三節(jié)點(409)連接；第二節(jié)點(406)連接第二開關(guān)(408)一端，第二開關(guān)(408)另一端與第四節(jié)點(410)連接；

控制信號s1控制第一開關(guān)(407)與第二開關(guān)(408)的斷開或閉合；第一節(jié)點(405)與差分放大器(411)負(fù)輸入端連接，第二節(jié)點(406)與差分放大器(411)正輸入端連接，第三節(jié)點(409)與差分放大器(411)正輸出端連接，第四節(jié)點(410)與差分放大器(411)負(fù)輸出端連接；

第三節(jié)點(409)與計數(shù)器(412)以及高位鎖存器(414)的輸入端連接；高位鎖存器(414)的輸出端與電平選擇器(404)的控制端連接，ramp產(chǎn)生器產(chǎn)生的兩個固定電壓vramp_max和vramp_min還輸入至電平選擇器(404)中。

所述三輸入端比較器(413)中的差分放大器(411)利用差分五管放大器實現(xiàn)；

第一nmos管(513)和第二nmos管(514)組成差分五管放大器的差分輸入對；第一pmos管(511)和第二pmos管(512)組成差分五管放大器的負(fù)載管；第三nmos管(504)作為尾電流源；

第一nmos管(513)的柵極連接到第二節(jié)點(406)；第二nmos管(514)的柵極連接到第一節(jié)點(405)；第一nmos管(513)漏極，以及第一pmos管(511)漏極與柵極連接到第四節(jié)點(410)；第二nmos管(514)漏極與第二pmos管(512)漏極連接到第三節(jié)點(409)；

第一nmos管(513)和第二nmos管(514)的源極連到第五節(jié)點(515)，第五節(jié)點(515)與第三nmos管(504)漏極連接；第二pmos管(512)柵極連到第四節(jié)點(410)上。

所述高位鎖存器(414)包括：第一鐘控反相器(616)、第二鐘控反相器(617)以及反相器(618)；其中：

第一鐘控反相器(616)包括：第三pmos管(601)、第四pmos管(602)、第三nmos管(603)與第四nmos管(604)；所述第三pmos管(601)的漏端與第六節(jié)點(612)相連，其柵極接in端，所述in端與第三節(jié)點(409)相連；第四pmos管(602)的柵極接ckh信號，其漏端與第七節(jié)點(605)相連，其源端與第六節(jié)點(612)相連；第三nmos管(603)的柵極接ckhn信號，其漏端與第七節(jié)點(605)相連，源端與第八節(jié)點(613)相連，所述ckhn信號是ckh信號的反相；第四nmos管(604)的漏端與第八節(jié)點(613)相連，其柵極接in端；

所述第七節(jié)點(605)與反相器(618)輸入端相連，以及第二鐘控反相器(617)的輸出端相連；

第二鐘控反相器(617)包括：第五pmos管(608)、第六pmos管(609)、第五nmos管(610)與第六nmos管(611)；第五pmos管(608)的漏端與第九節(jié)點(614)相連，其柵極接out端，所述out端作為高位鎖存器(414)的輸出端與電平選擇器(404)的控制端連接；第六pmos管(609)的柵極接ckhn信號，其漏端與第七節(jié)點(605)相連，其源端與第九節(jié)點(614)相連；第五nmos管(610)的柵極接ckh信號，其漏端與第七節(jié)點(605)相連，源端與第十節(jié)點(615)相連；第六nmos管(611)的柵極接out端，其漏端與第十節(jié)點(615)相連；

反相器(618)包括：相互連接的第七nmos管(607)與第七pmos管(606)；所述反相器(618)的輸出端與out端相連。

所述電平選擇器(404)包括：與非門(710)和第二反相器(711)以及開關(guān)組(712)；其中：

與非門(710)包括：第八pmos管(701)、第九pmos管(702)、第八nmos管(703)與第九nmos管(704)；第八pmos管(701)的漏端與第十一節(jié)點(705)相連，其柵極與bith相連，所述bith與高位鎖存器(414)的輸出端相連；第九pmos管(702)柵極接ckh信號，其漏端與第十一節(jié)點(705)相連；第八nmos管(703)的柵極與bith相連，漏端與第十一節(jié)點(705)相連，源端與第十二節(jié)點(7014)相連；第九nmos管(704)的漏端與第十二節(jié)點(714)相連，柵極接ckh信號；

第二反相器(711)包括：相互連接的第十nmos管(707)與第十pmos管(706)；第二反相器(711)的輸入端與第十一節(jié)點(705)相連，輸出端與第十三節(jié)點(713)相連；

開關(guān)組(712)包括：第十一nmos管(708)以及第十二nmos管(709)；第十一nmos管(708)的柵極與與第十一節(jié)點(705)相連，源端連接信號vramp2，漏端和第十二nmos管(709)的漏端相連到信號vref；第十二nmos管(709)的柵極與第十三節(jié)點(713)相連，源端接信號vramp1；其中，信號vramp1即為vramp_max信號，信號vramp2則為vramp_max信號與vramp_min信號的邏輯運算結(jié)果。

所述ramp產(chǎn)生器(415)利用電流舵dac(800)實現(xiàn)；

所述電流舵dac(800)包括：電流源陣列(803)、第一電阻(805)、第二電阻(806)以及第三電阻(807)；其中：

電流源陣列(803)由若干帶開關(guān)的電流源單元(809)和一個不帶開關(guān)的電流源(808)組成陣列；所有電流源單元(809)輸出端并聯(lián)后，與第一電阻(805)連接，其輸出作為ramp信號；不帶開關(guān)的電流源(808)、第二電阻(806)以及第三電阻(807)依次連接，不帶開的關(guān)電流源(808)與第二電阻(806)相連接的節(jié)點輸出vramp_max信號，第二電阻(806)和第三電阻(807)相連接的節(jié)點輸出vramp_min信號；

每一電流源單元(809)均由電流源(801)和開關(guān)(802)組成；電流源(801)的輸出端(804)與開關(guān)(802)一端連接，開關(guān)(802)由ctl信號控制，開關(guān)(802)的另一端作為電流源單元(809)輸出端。

由上述本發(fā)明提供的技術(shù)方案可以看出，通過三輸入端比較器，比較像素輸出信號與高位選擇參考電平產(chǎn)生的電平和ramp信號產(chǎn)生的電平之間差異，進(jìn)而進(jìn)行后續(xù)控制，該方法提供的高速rampadc理論可縮短一半量化周期，從而提高幀率。

附圖說明

為了更清楚地說明本發(fā)明實施例的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域的普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他附圖。

圖1為背景技術(shù)提供的cmos圖像傳感器的示意圖；

圖2為背景技術(shù)提供的像素單元和現(xiàn)有rampadc結(jié)構(gòu)示意圖；

圖3為背景技術(shù)提供的現(xiàn)有rampadc結(jié)構(gòu)的控制時序示意圖；

圖4為本發(fā)明實施例提供的一種用于cmos圖像傳感器的高速rampadc電路圖；

圖5為本發(fā)明實施例提供的三輸入端比較器的結(jié)構(gòu)示意圖；

圖6為本發(fā)明實施例提供的高位鎖存器的結(jié)構(gòu)示意圖；

圖7為本發(fā)明實施例提供的電平選擇器的結(jié)構(gòu)示意圖；

圖8為本發(fā)明實施例提供的ramp產(chǎn)生器的結(jié)構(gòu)示意圖；

圖9為本發(fā)明實施例提供的控制時序示意圖。

具體實施方式

下面結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明的保護(hù)范圍。

本發(fā)明實施例提供一種用于cmos圖像傳感器的高速rampadc，如圖4所示，其主要包括：三輸入端比較器(413)、高位鎖存器(414)、電平選擇器(404)、計數(shù)器(412)和ramp產(chǎn)生器(415)；其中：

所述三輸入端比較器包括：第一電容(401)、第二電容(402)、第三電容(403)、第一開關(guān)(407)、第二開關(guān)(408)，以及差分放大器(411)；

像素輸出信號pix_out(110)與第一電容(401)一端連接，第一電容(401)另一端與第一節(jié)點(405)連接；電平選擇器(404)輸出vref信號與第二電容(402)一端連接，第二電容(402)另一端與第一節(jié)點(405)連接；ramp產(chǎn)生器(415)輸出的ramp信號與第三電容(403)一端連接，第三電容(403)另一端與第二節(jié)點(406)連接；第一節(jié)點(405)連接第一開關(guān)(407)一端，第一開關(guān)(407)另一端與第三節(jié)點(409)連接；第二節(jié)點(406)連接第二開關(guān)(408)一端，第二開關(guān)(408)另一端與第四節(jié)點(410)連接；

控制信號s1控制第一開關(guān)(407)與第二開關(guān)(408)的斷開或閉合；第一節(jié)點(405)與差分放大器(411)負(fù)輸入端連接，第二節(jié)點(406)與差分放大器(411)正輸入端連接，第三節(jié)點(409)與差分放大器(411)正輸出端連接，第四節(jié)點(410)與差分放大器(411)負(fù)輸出端連接；

第三節(jié)點(409)與計數(shù)器(412)以及高位鎖存器(414)的輸入端連接；高位鎖存器(414)的輸出端與電平選擇器(404)的控制端連接，ramp產(chǎn)生器產(chǎn)生的兩個固定電壓vramp_max和vramp_min還輸入至電平選擇器(404)中。

其工作原理如下：所述三輸入端比較器(413)的第一輸入端接電平選擇器(404)的輸出信號vref，第二輸入端接像素輸出信號pix_out，這兩個信號生成信號(pix_out+vref)，第三輸入端接ramp產(chǎn)生器(415)的輸出端信號ramp；三輸入端比較器(413)比較信號ramp和(pix_out+vref)的大小，當(dāng)ramp-(pix_out+vref)>0，三端輸入比較器輸出高電平，當(dāng)ramp-(pix_out+vref)<0，三端輸入比較器輸出低電平；vref信號由電平選擇器(404)和高位鎖存器(414)共同產(chǎn)生；當(dāng)pix_out小于量化量程(0.5*adc_range)一半時，高位鎖存器輸出為低，vref等于0，那么pix_out+vref為pix_out，計數(shù)器(412)輸出n-1bit，與高位鎖存器輸出合成nbit數(shù)據(jù)送出，此時輸出數(shù)據(jù)最高位為0；當(dāng)pix_out大于量化量程(0.5*adc_range)一半時，高位鎖存器輸出為高，vref等于負(fù)0.5*adc_range，那么pix_out+vref為pix_out減去一半的量化量程，計數(shù)器(412)輸出n-1bit，與高位鎖存器輸出合成nbit數(shù)據(jù)送出，此時輸出數(shù)據(jù)最高位為1；因此通過上述方法計數(shù)器(412)只需要2^(n-1)*tclock的計數(shù)周期就可以完成量化，縮短了整體的量化周期。

本發(fā)明實施例上述的rampadc包含ramp信號、比較器、高位鎖存器、電平選擇器和計數(shù)器，同時還包含提供ramp信號和ramp_max以及ramp_min的產(chǎn)生器。rampadc先粗量化δvpix，輸出被高位鎖存器鎖存并輸出高位1bit，用于控制電平選擇器，使得rampadc只需要2^(n-1)*tclock就可以完成量化，大大縮短了圖像傳感器的行長，提高了幀率。

以上為本發(fā)明實施例提供的高速rampadc的主要組成及其結(jié)構(gòu)，為了便于理解，下面針對每一器件的內(nèi)部結(jié)構(gòu)做詳細(xì)介紹。

1、三輸入端比較器。

如圖5所示，所述三輸入端比較器(413)中的差分放大器(411)可以利用差分五管放大器實現(xiàn)；

其中，第一nmos管(513)和第二nmos管(514)組成差分五管放大器的差分輸入對；第一pmos管(511)和第二pmos管(512)組成差分五管放大器的負(fù)載管；第三nmos管(504)作為尾電流源；

第一nmos管(513)的柵極連接到第二節(jié)點(406)；第二nmos管(514)的柵極連接到第一節(jié)點(405)；第一nmos管(513)漏極，以及第一pmos管(511)漏極與柵極連接到第四節(jié)點(410)；第二nmos管(514)漏極與第二pmos管(512)漏極連接到第三節(jié)點(409)；

第一nmos管(513)和第二nmos管(514)的源極連到第五節(jié)點(515)，第五節(jié)點(515)與第三nmos管(504)漏極連接；第二pmos管(512)柵極連到第四節(jié)點(410)上。

當(dāng)然，三輸入端比較器可以使用如圖5所示的結(jié)構(gòu)，也可以是其他形式差分比較器，比如兩級差分比較器。其中的差分放大器可以是其他結(jié)構(gòu)的差分放大器，比如cascode結(jié)構(gòu)的差分放大器、兩級差分放大器。

2、高位鎖存器。

如圖6所示，所述高位鎖存器(414)包括：第一鐘控反相器(616)、第二鐘控反相器(617)以及反相器(618)；其中：

第一鐘控反相器(616)包括：第三pmos管(601)、第四pmos管(602)、第三nmos管(603)與第四nmos管(604)；所述第三pmos管(601)的漏端與第六節(jié)點(612)相連，其柵極接in端，所述in端與第三節(jié)點(409)相連；第四pmos管(602)的柵極接ckh信號，其漏端與第七節(jié)點(605)相連，其源端與第六節(jié)點(612)相連；第三nmos管(603)的柵極接ckhn信號，其漏端與第七節(jié)點(605)相連，源端與第八節(jié)點(613)相連，所述ckhn信號是ckh信號的反相；第四nmos管(604)的漏端與第八節(jié)點(613)相連，其柵極接in端；

所述第七節(jié)點(605)與反相器(618)輸入端相連，以及第二鐘控反相器(617)的輸出端相連；

第二鐘控反相器(617)包括：第五pmos管(608)、第六pmos管(609)、第五nmos管(610)與第六nmos管(611)；第五pmos管(608)的漏端與第九節(jié)點(614)相連，其柵極接out端，所述out端作為高位鎖存器(414)的輸出端與電平選擇器(404)的控制端連接；第六pmos管(609)的柵極接ckhn信號，其漏端與第七節(jié)點(605)相連，其源端與第九節(jié)點(614)相連；第五nmos管(610)的柵極接ckh信號，其漏端與第七節(jié)點(605)相連，源端與第十節(jié)點(615)相連；第六nmos管(611)的柵極接out端，其漏端與第十節(jié)點(615)相連；

反相器(618)包括：相互連接的第七nmos管(607)與第七pmos管(606)；所述反相器(618)的輸出端與out端相連。

當(dāng)然，高位鎖存器可以采用如圖6所示的結(jié)構(gòu)，也可以采用其他形式的鎖存器，比如兩級鎖存器、開關(guān)電容存儲。其中的鐘控反相器可以是其他結(jié)構(gòu)的反相器，比如開關(guān)和反相器組合。

3、電平選擇器。

如圖7所示，所述電平選擇器(404)包括：與非門(710)和第二反相器(711)以及開關(guān)組(712)；其中：

與非門(710)包括：第八pmos管(701)、第九pmos管(702)、第八nmos管(703)與第九nmos管(704)；第八pmos管(701)的漏端與第十一節(jié)點(705)相連，其柵極與bith相連，所述bith與高位鎖存器(414)的輸出端相連；第九pmos管(702)柵極接ckh信號，其漏端與第十一節(jié)點(705)相連；第八nmos管(703)的柵極與bith相連，漏端與第十一節(jié)點(705)相連，源端與第十二節(jié)點(7014)相連；第九nmos管(704)的漏端與第十二節(jié)點(714)相連，柵極接ckh信號；

第二反相器(711)包括：相互連接的第十nmos管(707)與第十pmos管(706)；第二反相器(711)的輸入端與第十一節(jié)點(705)相連，輸出端與第十三節(jié)點(713)相連；

開關(guān)組(712)包括：第十一nmos管(708)以及第十二nmos管(709)；第十一nmos管(708)的柵極與與第十一節(jié)點(705)相連，源端連接信號vramp2，漏端和第十二nmos管(709)的漏端相連到信號vref；第十二nmos管(709)的柵極與第十三節(jié)點(713)相連，源端接信號vramp1；其中，信號vramp1即為vramp_max信號，信號vramp2則為vramp_max信號與vramp_min信號的邏輯運算結(jié)果。具體的將在后文介紹控制時序時做進(jìn)一步說明。

當(dāng)然，圖7所示只是電平選擇器實現(xiàn)的示例，電平選擇器可以是其他形式的選擇器，比如cmos開關(guān)選擇。

4、ramp產(chǎn)生器。

本發(fā)明實施例中，ramp產(chǎn)生器(415)可以利用電流舵dac(800)實現(xiàn)。

如圖8所示，所述電流舵dac(800)包括：電流源陣列(803)、第一電阻(805)、第二電阻(806)以及第三電阻(807)；其中：

電流源陣列(803)由若干帶開關(guān)的電流源單元(809)和一個不帶開關(guān)的電流源(808)組成陣列；所有電流源單元(809)輸出端并聯(lián)后，與第一電阻(805)連接，其輸出作為ramp信號；不帶開關(guān)的電流源(808)、第二電阻(806)以及第三電阻(807)依次連接，不帶開的關(guān)電流源(808)與第二電阻(806)相連接的節(jié)點輸出vramp_max信號，第二電阻(806)和第三電阻(807)相連接的節(jié)點輸出vramp_min信號；

每一電流源單元(809)均由電流源(801)和開關(guān)(802)組成；電流源(801)的輸出端(804)與開關(guān)(802)一端連接，開關(guān)(802)由ctl信號控制，開關(guān)(802)的另一端作為電流源單元(809)輸出端。

當(dāng)然，電流舵dac(800)只是rampadc中所用ramp產(chǎn)生器優(yōu)選結(jié)構(gòu)，本發(fā)明中所用ramp產(chǎn)生器可采用其他結(jié)構(gòu)的dac。

本發(fā)明實施例提供的上述高速rampadc的控制時序可如圖9所示，圖9中vramp_max-vramp_min＝0.5*adc_range；其中，adc_range是指優(yōu)化前rampadc的量化量程。從t0開始到t1，三輸入端比較器(413)中的第一開關(guān)(407)與第二開關(guān)(408)在控制信號s1控制下閉合，三輸入端比較器(413)完成工作點的自建立，三輸入端比較器(413)中第一節(jié)點405和第二節(jié)點406電平相等，vref信號受電平選擇器控制輸出vramp_min。在t2時刻，ramp信號增大δvramp，第二節(jié)點406電平在第三電容403作用下增加δvramp，由于vref信號和pix_out均未變化，第一節(jié)點405電平維持自建立的電平不變；第二節(jié)點406電平比節(jié)點405電平高δvramp，三輸入端比較器413輸出高電平；在t3時刻ramp信號開始減小，第一節(jié)點405和第二節(jié)點406的電平差異開始減小，時鐘信號clock輸出時鐘，計數(shù)器412開始計數(shù)；在t4時刻第一節(jié)點405和第二節(jié)點406的電平相等，隨著ramp信號開始減小，三輸入端比較器413輸出變成低電平，計數(shù)器412停止計數(shù)，這時計數(shù)器412的計數(shù)為d0，d0表示到第二節(jié)點406電平比第一節(jié)點405高δvramp到兩個節(jié)點電平相等所需時間；在t5時刻，ramp信號停止變化；在t6時刻，完成像素清零信號模數(shù)轉(zhuǎn)換后，ramp信號電平重新回到時刻t2的電平，但是vramp2信號從vramp_min跳變到vramp_max，信號vref連接vramp2信號，并且在t6時刻和t7時刻之間，pix_out信號的電平變化δvpix，vref信號增加0.5*adc_range，在第一電容401和第二電容402作用下，第一節(jié)點405電平也變化0.5*(δvpix-0.5*adc_range)，第二節(jié)點406電平維持不變，如果0.5*(δvpix-0.5*adc_range)>0，第一節(jié)點405小于第二節(jié)點406，三輸入端比較器413輸出高電平；如果0.5*(δvpix-0.5*adc_range)<0，第一節(jié)點405大于第二節(jié)點406，三輸入端比較器413輸出低電平；在t7時刻，ckh從低電平變成高電平，將t6到t7時刻間三輸入端比較器413的輸出值鎖存到高位鎖存器414中。在t7到t9時刻之間，ramp信號增加δvramp，第二節(jié)點406電平也增加δvramp，在t8時刻vramp2信號從vramp_max變化為vramp_min，ramp信號開始減小，第二節(jié)點406的電平開始下降，第一節(jié)點405的電平受vref的信號控制，電平選擇器404根據(jù)高位鎖存器的輸出值選擇送給vref的信號，如果高位鎖存器414輸出高電平，vref信號接vramp_max，第一節(jié)點405的電平減小0.5*(δvpix-0.5*adc_range)，第一節(jié)點405和第二節(jié)點406的電平差異開始減小，時鐘信號clock輸出時鐘，計數(shù)器412開始計數(shù)；在t10時刻第一節(jié)點405和第二節(jié)點406的電平相等，隨著ramp信號開始減小，三輸入端比較器413輸出變成低電平，計數(shù)器412停止計數(shù)，這時計數(shù)器412的計數(shù)為d1；d1表示到第二節(jié)點406電平比第一節(jié)點405高δvramp+0.5*(δvpix-0.5*adc_range)到兩個節(jié)點電平相等所需時間。在t11時刻，ramp信號停止變化。用計數(shù)器412在t9到t11時間段的計數(shù)d1和在t3到t5時間段的數(shù)據(jù)d0之差，表示δvramp+0.5*(δvpix-0.5*adc_range)-δvramp＝0.5*δvpix；如果高位鎖存器414輸出低電平，vref信號接vramp_min，節(jié)點405的電平減小0.5*δvpix，節(jié)點405和406的電平差異開始減小，時鐘信號clock輸出時鐘，計數(shù)器412開始計數(shù)；在t10時刻節(jié)點405和406的電平相等，隨著ramp信號開始減小，三輸入端比較器413輸出變成低電平，計數(shù)器412停止計數(shù)，這時計數(shù)器412的計數(shù)為d1；d1表示到第二節(jié)點406電平比第一節(jié)點405高δvramp+0.5*δvpix到兩個節(jié)點電平相等所需時間。在t11時刻，ramp信號停止變化。用計數(shù)器412在t9到t11時間段的計數(shù)d1和在t3到t5時間段的數(shù)據(jù)d0之差，表示δvramp+0.5*δvpix-δvramp＝0.5*δvpix。由于高位已經(jīng)在t6到t7時間量化完成，因此t9到t11的時間為2^(n-1)*tclock，并且量程減小為0.5*adc_range。高位鎖存器414的輸出1bit和該次量化出來的n-1bit組合生成nbit數(shù)據(jù)，實現(xiàn)了對像素輸出信號δvpix的量化和縮短了量化時間。

本發(fā)明實施例中，vramp_max和vramp_min是兩個固定的電壓，ramp信號是波形，連接的地方也不一樣，但有相關(guān)性，vramp_max等于ramp波形的最大值減去δvramp，vramp_min則等于ramp波形的最小值。

上述圖9所示只是rampadc時序?qū)崿F(xiàn)的優(yōu)選示例，該時序還可以有其他的實現(xiàn)方式，比如vramp2可以一直為vramp_min，通過在其他組合邏輯實現(xiàn)電平選擇器的控制。

以上所述，僅為本發(fā)明較佳的具體實施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明披露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求書的保護(hù)范圍為準(zhǔn)。