本發(fā)明屬于顯示技術(shù)領(lǐng)域，尤其涉及一種解碼板及具有拼接屏的顯示設(shè)備。

背景技術(shù)：

目前市場上對大尺寸、超大尺寸顯示設(shè)備的需求越來越大：如商場/廣場的廣告牌、監(jiān)控/安防、比賽/演出等。由于單屏的大尺寸顯示屏的成本非常高，并且不方便運(yùn)輸，安裝，所以部分廠商推出了由多屏拼接而成的顯示設(shè)備，既可可滿足大面積顯示的要求，也可很好的控制產(chǎn)品的成本。

但現(xiàn)有技術(shù)提供的具有拼接屏的顯示設(shè)備中，每一單屏所配的解碼板為通用的板卡，板卡本身不具備信號分流的作用，信號的分流只能在信號源/顯卡端完成，之后信號源/顯卡端再將分流后的信號一一分配給對應(yīng)的單屏，如圖1所示。

這樣，會存在如下問題：一、由于市場上支持拼接屏顯示的顯卡很少，且成本昂貴，從而造成顯示設(shè)備的成本高；二、由于各單屏的信號，是由信號源/顯卡端統(tǒng)一分流出來的，因此主機(jī)與各單屏對應(yīng)的顯示器之間在電路上只能采取星型拓?fù)浣Y(jié)構(gòu)的連接方式，對該結(jié)構(gòu)本身存在一些固有缺陷無法避免，例如，要求所有單屏所接的信號線要“等長”，這對于單屏與信號源的距離比較遠(yuǎn)的情況下更麻煩。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于提供一種解碼板，旨在解決現(xiàn)有技術(shù)提供的具有拼接屏的顯示設(shè)備中，各單屏所配的解碼板不具備信號分流的作用，使得顯示設(shè)備的成本高且只能采用星型拓?fù)浣Y(jié)構(gòu)的連接方式的問題。

本發(fā)明是這樣實現(xiàn)的，一種解碼板，所述解碼板包括：

DP輸入接口電路；

DP輸出接口電路；

型號為NT68380的視頻處理器芯片，所述視頻處理器芯片分別與所述DP輸入接口電路、所述DP輸出接口電路和顯示屏電連接；

向所述視頻處理器芯片提供適配電壓的電源電路，所述電源電路與所述視頻處理器芯片電連接。

其中，所述DP輸入接口電路連接前一解碼板的DP輸出接口電路或主機(jī)的信號源/顯卡，所述DP輸出接口電路連接后一解碼板的DP輸入接口電路或懸空。

所述解碼板還可包括：

DVI接口電路，所述DVI接口電路與所述視頻處理器芯片電連接；

HDMI接口電路，所述HDMI接口電路與所述視頻處理器芯片電連接。

所述解碼板還可包括：

按鍵板控制電路，所述按鍵板控制電路與所述視頻處理器芯片電連接。

所述解碼板還可包括：

閃存，所述閃存與所述視頻處理器芯片和所述電源電路電連接；

電可擦可編程只讀存儲器，所述電可擦可編程只讀存儲器與上所述視頻處理器芯片和所述電源電路電連接；

DDR2內(nèi)存，所述DDR2內(nèi)存與所述視頻處理器芯片和所述電源電路電連接。

所述DP輸入接口電路可包括：DP輸入接口CN1、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第八電阻R8、第九電阻R9、第十電阻R10、第十一電阻R11、第三十三電容C33、第三十四電容C34、第三十五電容C35、第三十六電容C36、第三十七電容C37、第三十八電容C38、第三十九電容C39、第四十電容C40、第四十一電容C41、第四十二電容C42、第四十三電容C43；

所述DP輸入接口CN1的DP_PWR引腳通過所述第一電阻R1連接直流電VCC3.3、并通過所述第三十三電容接地，所述DP輸入接口CN1的Hot_Plug引腳通過所述第三電阻R3連接直流電VCC3.3、并通過所述第七電阻R7連接所述視頻處理器芯片，所述DP輸入接口CN1的AUX_CH(n)引腳通過所述第二電阻R2接地、并通過所述第三十四電容C34連接所述視頻處理器芯片，所述DP輸入接口CN1的AUX_CH(p)引腳通過所述第四電阻R4連接直流電VCC3.3、并通過所述第三十五電容C35連接所述視頻處理器芯片，所述第五電阻R5的第一端連接AUX_CH(p)引腳，所述第六電阻R6的第一端連接AUX_CH(n)引腳，所述第五電阻R5的第二端與所述第六電阻R6的第二端連接后連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane0(p)引腳通過所述第三十六電容C36連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane0(n)引腳通過所述第三十七電容C37連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane1(p)引腳通過所述第三十八電容C38連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane1(n)引腳通過所述第三十九電容C39連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane2(p)引腳通過所述第四十電容C40連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane2(n)引腳通過所述第四十一電容C41連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane3(p)引腳通過所述第四十二電容C42連接所述視頻處理器芯片，所述DP輸入接口CN1的ML_Lane3(n)引腳通過所述第四十三電容C43連接所述視頻處理器芯片，所述DP輸入接口CN1的CONFIG2引腳通過所述第八電阻R8接地，所述DP輸入接口CN1的CONFIG1引腳通過所述第九電阻R9接地，所述DP輸入接口CN1的序號為16的GND引腳連接所述第十一電阻R11的第一端，所述第十一電阻R11的第二端連接所述視頻處理器芯片、并通過所述第十電阻R10連接直流電VCC3.3。

所述DP輸出接口電路包括：DP輸出接口CN4、第九十五電阻R95和第三十二電容C32；

所述DP輸出接口CN4的DP_PWR引腳通過所述第九十五電阻R95連接直流電VCC3.3、并通過所述第三十二電容C32接地，所述DP輸出接口CN4的Hot_Plug引腳、AUX_CH(n)引腳、AUX_CH(p)引腳、ML_Lane0(p)引腳、ML_Lane0(n)引腳、ML_Lane1(p)引腳、ML_Lane1(n)引腳、ML_Lane2(p)引腳、ML_Lane2(n)引腳、ML_Lane3(p)引腳、ML_Lane3(n)引腳分別連接所述視頻處理器芯片。

所述視頻處理器芯片與所述DP輸出接口電路連接部分的電路包括：視頻處理器芯片U4、第二十一電容C21、第二十二電容C22、第二十三電容C23、第二十四電容C24、第二十五電容C25、第二十六電容C26、第二十七電容C27、第二十八電容C28、第二十九電容C29、第三十電容C30、第三十一電容C31、第九十二電阻R92、第九十三電阻R93、第九十四電阻R94；

所述視頻處理器芯片U4的DP_TX0P引腳通過所述第二十一電容C21連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_TX0N引腳通過所述第二十二電容C22連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_TX1P引腳通過所述第二十三電容C23連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_TX1N引腳通過所述第二十四電容C24連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_TX2P引腳通過所述第二十五電容C25連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_TX2N引腳通過所述第二十六電容C26連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_TX3P引腳通過所述第二十七電容C27連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_TX3N引腳通過所述第二十八電容C28連接所述DP輸出接口電路，所述視頻處理器芯片U4的DP_AUXP引腳通過所述第二十九電容C29連接所述DP輸出接口電路和所述第九十二電阻R92的第一端，所述第九十二電阻R92的第二端接地，所述視頻處理器芯片U4的DP_AUXN引腳通過所述第三十電容C30連接所述DP輸出接口電路和所述第九十三電阻R93的第一端，所述第九十三電阻R93的第二端連接直流電VCC3.3，所述視頻處理器芯片U4的DP_TXHPD引腳通過所述第三十一電容C31連接所述DP輸出接口電路和所述第九十四電阻R94的第一端，所述第九十四電阻R94的第二端接地。

本發(fā)明實施例的另一目的在于，還提供了一種具有拼接屏的顯示設(shè)備，其特征在于，所述顯示設(shè)備包括主機(jī)和多個拼接屏，每一拼接屏包括解碼板和顯示屏，所述解碼板是如上所述的解碼板。

所述主機(jī)和所述多個拼接屏可采用菊花鏈拓?fù)浣Y(jié)構(gòu)。

本發(fā)明實施例中，由于型號為NT68380的視頻處理器芯片具有視頻信號的分流處理能力，將其與DP輸入接口電路和DP輸出接口電路配合，可實現(xiàn)具有分流能力的解碼板。當(dāng)這樣的解碼板應(yīng)用在具有拼接屏的顯示設(shè)備中時，主機(jī)端采用通用顯卡即可，無需采用專用顯卡，降低了設(shè)備成本，且主機(jī)與各分屏之間不限于采用星型拓?fù)浣Y(jié)構(gòu)，可采用菊花鏈拓?fù)浣Y(jié)構(gòu)，走線簡單便捷，避免了星型拓?fù)浣Y(jié)構(gòu)本身存在的固有缺陷。

附圖說明

圖1是現(xiàn)有技術(shù)提供的具有拼接屏的顯示設(shè)備的拓?fù)浣Y(jié)構(gòu)圖；

圖2是本發(fā)明實施例提供的解碼板的電路結(jié)構(gòu)圖；

圖3是本發(fā)明實施例中，DP輸入接口電路的電路圖；

圖4是本發(fā)明實施例中，DVI接口電路的電路圖；

圖5是本發(fā)明實施例中，HDMI接口電路的電路圖；

圖6是本發(fā)明實施例中，視頻處理器芯片與DP輸入接口電路、DVI接口電路和HDMI接口電路連接部分的電路圖；

圖7是本發(fā)明實施例中，DDR2內(nèi)存的電路圖；

圖8是本發(fā)明實施例中，視頻處理器芯片與DDR2內(nèi)存連接部分的電路圖；

圖9是本發(fā)明實施例中，DP輸出接口電路及視頻處理器芯與DP輸出接口電路連接部分的電路圖；

圖10是本發(fā)明實施例中，電源電路的電路結(jié)構(gòu)圖；

圖11是本發(fā)明實施例提供的具有拼接屏的顯示設(shè)備的一種拓?fù)浣Y(jié)構(gòu)圖。

具體實施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

針對現(xiàn)有技術(shù)存在的問題，本發(fā)明實施例提出了一種具有分流作用的解碼板，該解碼板采用型號為NT68380的視頻處理器芯片配合DP輸入接口電路和DP輸出接口電路，實現(xiàn)信號分流。

圖2示出了本發(fā)明實施例提供的解碼板的電路結(jié)構(gòu)。

本發(fā)明實施例提供的解碼板至少包括：DP輸入接口電路12；DP輸出接口電路13；型號為NT68380的視頻處理器芯片11，視頻處理器芯片11分別與DP輸入接口電路12、DP輸出接口電路13和顯示屏電連接；向視頻處理器芯片11提供適配電壓的電源電路14，電源電路14與視頻處理器芯片11電連接。

其中，DP輸入接口電路12和DP輸出接口電路13既可作為拼接屏應(yīng)用時分流信號的輸入/輸出接口電路，也可作為單屏應(yīng)用時視頻信號的輸入/輸出接口電路。在拼接屏應(yīng)用下，根據(jù)當(dāng)前解碼板所在的位置不同，DP輸入接口電路12連接前一解碼板的DP輸出接口電路或主機(jī)的信號源/顯卡，DP輸出接口電路13連接后一解碼板的DP輸入接口電路或懸空，DP輸入接口電路12接收前一解碼板的DP輸出接口電路輸出的分流信號或主機(jī)的信號源/顯卡輸出的視頻信號，之后視頻處理器芯片11對接收到的分流信號或視頻信號進(jìn)行分流處理后通過DP輸出接口電路13輸出給下一解碼板的DP輸入接口電路，并進(jìn)行視頻處理后通過顯示屏顯示。

由于型號為NT68380的視頻處理器芯片11具有視頻信號的分流處理能力，將其與DP輸入接口電路12和DP輸出接口電路13配合，可實現(xiàn)具有分流能力的解碼板。當(dāng)這樣的解碼板應(yīng)用在具有拼接屏的顯示設(shè)備中時，主機(jī)端采用通用顯卡即可，無需采用專用顯卡，降低了設(shè)備成本，且主機(jī)與各分屏之間不限于采用星型拓?fù)浣Y(jié)構(gòu)，可采用菊花鏈拓?fù)浣Y(jié)構(gòu)，走線簡單便捷，避免了星型拓?fù)浣Y(jié)構(gòu)本身存在的固有缺陷。

進(jìn)一步地，本發(fā)明實施例提供的解碼板還可包括：DVI接口電路16，DVI接口電路16與視頻處理器芯片11電連接。DVI接口電路16可作為相應(yīng)的顯示屏作為單屏顯示時的信號輸入接口電路。

進(jìn)一步地，本發(fā)明實施例提供的解碼板還可包括：HDMI接口電路17，HDMI接口電路17與視頻處理器芯片11電連接。HDMI接口電路17可作為相應(yīng)的顯示屏作為單屏顯示時的信號輸入接口電路。

進(jìn)一步地，本發(fā)明實施例提供的解碼板還可包括：按鍵板控制電路15，按鍵板控制電路15與視頻處理器芯片11電連接。通過按鍵板控制電路15，解碼板可實現(xiàn)拼接屏或單屏?xí)r的按鍵板控制。

進(jìn)一步地，本發(fā)明實施例提供的解碼板還可包括：閃存18，閃存18與視頻處理器芯片11和電源電路14電連接。

進(jìn)一步地，本發(fā)明實施例提供的解碼板還可包括：電可擦可編程只讀存儲器19，電可擦可編程只讀存儲器19與視頻處理器芯片11和電源電路14電連接。

進(jìn)一步地，本發(fā)明實施例提供的解碼板還可包括：DDR2內(nèi)存20，DDR2內(nèi)存20與視頻處理器芯片11和電源電路14電連接。

圖3示出了本發(fā)明實施例中，DP輸入接口電路12的電路。

具體地，DP輸入接口電路12可包括：DP輸入接口CN1、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第八電阻R8、第九電阻R9、第十電阻R10、第十一電阻R11、第三十三電容C33、第三十四電容C34、第三十五電容C35、第三十六電容C36、第三十七電容C37、第三十八電容C38、第三十九電容C39、第四十電容C40、第四十一電容C41、第四十二電容C42、第四十三電容C43。

其中，DP輸入接口CN1的DP_PWR引腳通過第一電阻R1連接直流電VCC3.3、并通過第三十三電容接地，DP輸入接口CN1的Hot_Plug引腳通過第三電阻R3連接直流電VCC3.3、并通過第七電阻R7連接視頻處理器芯片11，DP輸入接口CN1的AUX_CH(n)引腳通過第二電阻R2接地、并通過第三十四電容C34連接視頻處理器芯片11，DP輸入接口CN1的AUX_CH(p)引腳通過第四電阻R4連接直流電VCC3.3、并通過第三十五電容C35連接視頻處理器芯片11，第五電阻R5的第一端連接AUX_CH(p)引腳，第六電阻R6的第一端連接AUX_CH(n)引腳，第五電阻R5的第二端與第六電阻R6的第二端連接后連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane0(p)引腳通過第三十六電容C36連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane0(n)引腳通過第三十七電容C37連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane1(p)引腳通過第三十八電容C38連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane1(n)引腳通過第三十九電容C39連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane2(p)引腳通過第四十電容C40連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane2(n)引腳通過第四十一電容C41連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane3(p)引腳通過第四十二電容C42連接視頻處理器芯片11，DP輸入接口CN1的ML_Lane3(n)引腳通過第四十三電容C43連接視頻處理器芯片11，DP輸入接口CN1的CONFIG2引腳通過第八電阻R8接地，DP輸入接口CN1的CONFIG1引腳通過第九電阻R9接地，DP輸入接口CN1的序號為16的GND引腳連接第十一電阻R11的第一端，第十一電阻R11的第二端連接頻處理器芯片11、并通過第十電阻R10連接直流電VCC3.3。

圖4示出了本發(fā)明實施例中，DVI接口電路16的電路，該DVI接口電路16包括DVI接口CN2及外圍電路、型號為M24C02的存儲器芯片U1及外圍電路。其中的外圍電路為常規(guī)設(shè)計，不贅述。

圖5示出了本發(fā)明實施例中，HDMI接口電路17的電路，該HDMI接口電路17包括HDMI接口CN3及外圍電路、型號為AT24C02的存儲器芯片U2及外圍電路和型號為G5250M2T1U的電源芯片U3及外圍電路。其中的外圍電路為常規(guī)設(shè)計，不贅述，其中的虛線為選擇移動終端高清影音標(biāo)準(zhǔn)接口(Mobile High-Definition Link，MHL)時的可選部分。

圖6示出了本發(fā)明實施例中，視頻處理器芯片11與DP輸入接口電路12、DVI接口電路16和HDMI接口電路17連接部分的電路。

具體地，視頻處理器芯片11與DP輸入接口電路12、DVI接口電路16和HDMI接口電路17連接部分的電路包括：視頻處理器芯片U1及外圍電路、型號為AT24C16的存儲器芯片U5及外圍電路、型號為PM25LV020的閃存芯片U6及外圍電路。其中，視頻處理器芯片U1的CBUS2/HPD2引腳、PF5*/VBUS2引腳、RXAUX2N引腳、RXAUX2引腳、RX2CB引腳、RX2C引腳、RX20B引腳、RX20引腳、RX21B引腳、RX21引腳、RX22B引腳、RX22引腳和PA0*/ADC4/PWMA引腳分別連接DP輸入接口電路12的對應(yīng)引腳。

圖7示出了本發(fā)明實施例中，DDR2內(nèi)存20的電路，該DDR2內(nèi)存20的電路包括第一DDR2內(nèi)存芯片U7及外圍電路、第二DDR2內(nèi)存芯片U8及外圍電路。其中的外圍電路為常規(guī)設(shè)計，不贅述。

圖8示出了本發(fā)明實施例中，視頻處理器芯片11與DDR2內(nèi)存20連接部分的電路，不贅述。

圖9示出了本發(fā)明實施例中，DP輸出接口電路13及視頻處理器芯片11與DP輸出接口電路13連接部分的電路。

具體地，DP輸出接口電路13包括：DP輸出接口CN4、第九十五電阻R95和第三十二電容C32。其中，DP輸出接口CN4的DP_PWR引腳通過第九十五電阻R95連接直流電VCC3.3、并通過第三十二電容C32接地，DP輸出接口CN4的Hot_Plug引腳、AUX_CH(n)引腳、AUX_CH(p)引腳、ML_Lane0(p)引腳、ML_Lane0(n)引腳、ML_Lane1(p)引腳、ML_Lane1(n)引腳、ML_Lane2(p)引腳、ML_Lane2(n)引腳、ML_Lane3(p)引腳、ML_Lane3(n)引腳分別連接視頻處理器芯片11的對應(yīng)引腳。

具體地，視頻處理器芯片11與DP輸出接口電路13連接部分的電路包括：視頻處理器芯片U4、第二十一電容C21、第二十二電容C22、第二十三電容C23、第二十四電容C24、第二十五電容C25、第二十六電容C26、第二十七電容C27、第二十八電容C28、第二十九電容C29、第三十電容C30、第三十一電容C31、第九十二電阻R92、第九十三電阻R93、第九十四電阻R94。

其中，視頻處理器芯片U4的DP_TX0P引腳通過第二十一電容C21連接DP輸出接口電路13，視頻處理器芯片U4的DP_TX0N引腳通過第二十二電容C22連接DP輸出接口電路13，視頻處理器芯片U4的DP_TX1P引腳通過第二十三電容C23連接DP輸出接口電路13，視頻處理器芯片U4的DP_TX1N引腳通過第二十四電容C24連接DP輸出接口電路13，視頻處理器芯片U4的DP_TX2P引腳通過第二十五電容C25連接DP輸出接口電路13，視頻處理器芯片U4的DP_TX2N引腳通過第二十六電容C26連接DP輸出接口電路13，視頻處理器芯片U4的DP_TX3P引腳通過第二十七電容C27連接DP輸出接口電路13，視頻處理器芯片U4的DP_TX3N引腳通過第二十八電容C28連接DP輸出接口電路13，視頻處理器芯片U4的DP_AUXP引腳通過第二十九電容C29連接DP輸出接口電路13和第九十二電阻R92的第一端，第九十二電阻R92的第二端接地，視頻處理器芯片U4的DP_AUXN引腳通過第三十電容C30連接DP輸出接口電路13和第九十三電阻R93的第一端，第九十三電阻R93的第二端連接直流電VCC3.3，視頻處理器芯片U4的DP_TXHPD引腳通過第三十一電容C31連接DP輸出接口電路13和第九十四電阻R94的第一端，第九十四電阻R94的第二端接地。

圖10示出了本發(fā)明實施例中，電源電路14的電路結(jié)構(gòu)。

具體地，電源電路14包括：將+12V～24V輸入直流電降壓成+5V直流電的第一DC-DC變換器141，第一DC-DC變換器141的輸入端連接外部電源；將+5V直流電降壓成+3.3V直流電的第二DC-DC變換器142，第二DC-DC變換器142的輸入端連接第一DC-DC變換器141的輸出端，第二DC-DC變換器142的輸出端連接閃存18、電可擦可編程只讀存儲器19和視頻處理器芯片11的+3.3V直流電輸入端；將+5V直流電降壓成+1.8V直流電的第三DC-DC變換器143，第三DC-DC變換器143的輸入端連接第一DC-DC變換器141的輸出端，第三DC-DC變換器143的輸出端連接DDR2內(nèi)存20和視頻處理器芯片11的+1.8V直流電輸入端；將+5V直流電降壓成+1.2VB直流電的第四DC-DC變換器144，第四DC-DC變換器144的輸入端連接第一DC-DC變換器141的輸出端，第四DC-DC變換器144的輸出端連接視頻處理器芯片11的+1.2VB直流電輸入端；將+5V直流電降壓成+1.2VA直流電的第五DC-DC變換器145，第五DC-DC變換器145的輸入端連接第一DC-DC變換器141的輸出端，第五DC-DC變換器145的輸出端連接視頻處理器芯片11的+1.2VA直流電輸入端。

本發(fā)明實施例還提供了一種具有拼接屏的顯示設(shè)備，包括主機(jī)和多個拼接屏，每一拼接屏包括如上所述的解碼板和顯示屏。

優(yōu)選地，主機(jī)和多個拼接屏采用菊花鏈拓?fù)浣Y(jié)構(gòu)，以使得走線簡單，便于安裝，如圖11所示。

本發(fā)明實施例中，由于型號為NT68380的視頻處理器芯片11具有視頻信號的分流處理能力，將其與DP輸入接口電路12和DP輸出接口電路13配合，可實現(xiàn)具有分流能力的解碼板。當(dāng)這樣的解碼板應(yīng)用在具有拼接屏的顯示設(shè)備中時，主機(jī)端采用通用顯卡即可，無需采用專用顯卡，降低了設(shè)備成本，且主機(jī)與各分屏之間不限于采用星型拓?fù)浣Y(jié)構(gòu)，可采用菊花鏈拓?fù)浣Y(jié)構(gòu)，走線簡單便捷，避免了星型拓?fù)浣Y(jié)構(gòu)本身存在的固有缺陷。

以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。