本發(fā)明涉及一種萬兆同步以太網(wǎng)的時鐘同步方法，主要用于通信領(lǐng)域。

背景技術(shù)：

在高帶寬數(shù)據(jù)傳輸?shù)那闆r下，千兆以太網(wǎng)已不能滿足要求，需要用到萬兆以太網(wǎng)傳輸。通常，萬兆以太網(wǎng)通過光纖傳輸10Gbps的數(shù)據(jù) ，傳輸距離較遠，但成本較高。對于100m內(nèi)的短距離傳輸，使用超6類網(wǎng)線（CAT6e）傳輸，可以顯著降低成本。由于通過網(wǎng)線傳輸萬兆以太網(wǎng)對信號質(zhì)量要求較高，而時鐘是影響信號的重要因素。傳統(tǒng)的以太網(wǎng)傳輸是異步傳輸，傳輸鏈路時鐘不同步，信號質(zhì)量不夠好，容易出現(xiàn)誤碼。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于提供一種萬兆同步以太網(wǎng)的時鐘同步方法，實現(xiàn)萬兆以太網(wǎng)的可靠傳輸。

本發(fā)明提供一種萬兆同步以太網(wǎng)的時鐘同步方法，所述萬兆同步以太網(wǎng)中包括上游單元和下游單元，上游單元和下游單元分別包括FPGA、萬兆以太網(wǎng)PHY和PLL頻率合成器，上游單元和下游單元通過網(wǎng)線連接；

PLL頻率合成器內(nèi)部集成2級PLL，第1級PLL用于時鐘去抖動，第2級PLL用于倍頻；

當PLL頻率合成器無參考時鐘輸入時，進行時鐘輸出保持；萬兆以太網(wǎng)PHY支持同步以太網(wǎng)，從網(wǎng)線中恢復(fù)時鐘；萬兆以太網(wǎng)PHY和FPGA支持10G BASE-KR接口。

而且，上游單元的萬兆以太網(wǎng)PHY設(shè)為master，下游單元的萬兆以太網(wǎng)PHY設(shè)為slave；當上游單元和下游單元通過網(wǎng)線建立連接后，下游單元的萬兆以太網(wǎng)PHY恢復(fù)上游單元的時鐘，并以恢復(fù)時鐘作為PLL頻率合成器的參考時鐘源，PLL頻率合成器給PHY的參考時鐘輸入腳和FPGA的10G BASE-KR接口做參考時鐘；當上游單元和下游單元連接斷開時，PLL頻率合成器保持時鐘輸出，給PHY的參考時鐘輸入腳和FPGA的10G BASE-KR接口提供參考時鐘。

而且，上游單元中，PLL頻率合成器以25MHz TCXO做參考，將頻率倍頻到156.25MHz輸出二路參考時鐘，一路時鐘給FPGA的10G BASE-KR接口做參考，另一路時鐘給萬兆以太網(wǎng)PHY做參考時鐘；其中，25MHz TCXO時鐘直接送入PLL頻率合成器的第2級PLL做倍頻，第1級PLL不使用；FPGA完成數(shù)字信號處理后，與萬兆以太網(wǎng)PHY之間通過10GBASE-KR接口收發(fā)數(shù)據(jù)，萬兆以太網(wǎng)PHY通過10G BASE-T收發(fā)網(wǎng)線上的數(shù)據(jù)，同時將上游單元的PHY設(shè)置為master，PHY以其參考時鐘156.25MHz收發(fā)網(wǎng)線上的數(shù)據(jù)。

而且，下游單元中，萬兆以太網(wǎng)PHY設(shè)置為slave，通過網(wǎng)線收發(fā)數(shù)據(jù)；萬兆以太網(wǎng)PHY從網(wǎng)線上恢復(fù)時鐘，輸出25MHz的SYNCEOUT時鐘；SYNCEOUT時鐘給PLL頻率合成器做參考，經(jīng)過第1級PLL去抖，再由第2級PLL倍頻，輸出二路156.25MHz時鐘，一路時鐘給萬兆以太網(wǎng)PHY做參考時鐘，一路給FPGA的10G BASE-KR接口做參考時鐘。

本發(fā)明的有益效果在于：本發(fā)明為一種萬兆同步以太網(wǎng)的時鐘同步方法，通過使用同步以太網(wǎng)，使傳輸鏈路時鐘同步，并引入時鐘去抖功能，改善時鐘質(zhì)量，從而改善信號質(zhì)量，使萬兆以太網(wǎng)通過網(wǎng)線傳輸更可靠。應(yīng)用本發(fā)明技術(shù)方案能夠?qū)崿F(xiàn)萬兆以太網(wǎng)的可靠傳輸，適于當前我國基礎(chǔ)網(wǎng)絡(luò)建設(shè)，具有推廣使用意義，具備重要市場價值。

附圖說明

圖1是本發(fā)明實施例通過網(wǎng)線連接的萬兆以太網(wǎng)系統(tǒng)架構(gòu)圖；

圖2是本發(fā)明實施例上游單元的時鐘傳遞方案圖；

圖3是本發(fā)明實施例下游單元的時鐘傳遞方案圖。

具體實施方式

為了便于本領(lǐng)域普通技術(shù)人員理解和實施本發(fā)明，下面結(jié)合附圖及具體實施方式對本發(fā)明作進一步的詳細描述。

實施例中，上游單元與下游單元通過超6類網(wǎng)線（CAT6e）連接，上游單元與下游單元上均有FPGA（現(xiàn)場可編程門陣列）和萬兆以太網(wǎng)PHY（物理層接口芯片），PLL（鎖相環(huán)）頻率合成器。FPGA用于數(shù)字信號處理；以太網(wǎng)PHY作為萬兆以太網(wǎng)收發(fā)接口，支持同步以太網(wǎng)功能；PLL頻率合成器給FPGA和PHY提供參考時鐘，其內(nèi)部集成2級PLL，第1級PLL可以完成時鐘去抖，第2級完成時鐘倍頻。FPGA與以太網(wǎng)PHY通過高速串行接口10GBASE-KR（10GBase-KR是板內(nèi)以太網(wǎng)接口，串行數(shù)據(jù)速率10.3125Gbps）連接。

如圖2所示，本發(fā)明為一種萬兆同步以太網(wǎng)的時鐘同步方法，由上游單元和下游單元組成。上游單元與下游單元上均有FPGA和萬兆以太網(wǎng)PHY，PLL頻率合成器。FPGA與PHY支持10G BASE-KR接口，PHY支持同步以太網(wǎng)功能，PLL頻率合成器內(nèi)部有2級PLL，第1級具有時鐘去抖動功能，改善輸入時鐘的相噪，第2級PLL用于倍頻，當無輸入時鐘時，輸出時鐘可以保持。上下游的萬兆以太網(wǎng)PHY設(shè)置為loop timing（環(huán)路時鐘：網(wǎng)線上收發(fā)數(shù)據(jù)的時鐘來自master）模式。

本發(fā)明一種萬兆同步以太網(wǎng)的時鐘同步方法的工作原理如下：

上游單元PLL頻率合成器以25MHz TCXO（溫補震蕩器）做參考，將頻率倍頻到156.25MHz輸出二路參考時鐘，一路時鐘給FPGA的10G BASE-KR接口做參考，另一路時鐘給萬兆以太網(wǎng)PHY做參考時鐘。由于TCXO的相噪較好，25MHz TCXO時鐘直接送入PLL頻率合成器的第2級PLL做倍頻，第1級PLL不使用。FPGA完成數(shù)字信號處理后，與萬兆PHY之間通過10GBASE-KR接口收發(fā)數(shù)據(jù)，萬兆以太網(wǎng)PHY通過10G BASE-T（10GBASE-T是一種使用銅纜雙絞線連接， 數(shù)據(jù)層有效帶寬為10Gbit/s）收發(fā)網(wǎng)線上的數(shù)據(jù)，同時將上游單元的PHY設(shè)置為master（主），PHY以其參考時鐘156.25MHz收發(fā)網(wǎng)線上的數(shù)據(jù)。

下游單元，萬兆以太網(wǎng)PHY設(shè)置為slave（從），通過網(wǎng)線收發(fā)數(shù)據(jù)。PHY支持同步以太網(wǎng)功能，從網(wǎng)線上恢復(fù)時鐘，輸出25MHz的SYNCEOUT（同步以太網(wǎng)恢復(fù)時鐘）時鐘。SYNCEOUT時鐘給PLL頻率合成器做參考，經(jīng)過第1級PLL去抖，再由第2級PLL倍頻，輸出二路156.25MHz時鐘，一路時鐘給萬兆以太網(wǎng)PHY做參考時鐘，一路給FPGA的10G BASE-KR接口做參考時鐘。FPGA與萬兆PHY之間通過10GBASE-KR接口收發(fā)數(shù)據(jù)，由于參考時鐘同源，因此收發(fā)10GBASE-KR高速串行數(shù)據(jù)的時鐘同源。上下游之間沒有連接網(wǎng)線時，PLL頻率合成器具有時鐘保持功能，可以輸出穩(wěn)定的156.25MHz時鐘；當上下游單元之間通過網(wǎng)線建立起連接之后，下游PLL頻率合成器輸出的156.25MHz的時鐘源來自上游的25MHz TCXO。由于萬兆以太網(wǎng)PHY設(shè)置為loop timing模式，上下游收發(fā)時鐘實現(xiàn)完全同步。

以上各時鐘頻率為舉例使用，具體實施時根據(jù)需要可以采用其他頻率。

優(yōu)選地，PLL頻率合成器的型號為AD9524BCPZ-REEL7，萬兆以太網(wǎng)PHY型號為：BCM84851，F(xiàn)PGA型號：XC7K160T-2FFG676I。具體實施時，本領(lǐng)域技術(shù)人員可以選擇具體型號。

以上為本發(fā)明較佳的實施方式，但本發(fā)明的實施方式并不受上述實施例的限制，其它的任何未違背本發(fā)明的精神實質(zhì)與原理下所作的改變、修飾、替代、組合、簡化均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護范圍之內(nèi)。