本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種自適應(yīng)速率配置方法及網(wǎng)元。

背景技術(shù)：

在通信系統(tǒng)中，不同網(wǎng)元之間，很多采用以太網(wǎng)傳輸通信信號(hào)，在不同的應(yīng)用場(chǎng)景中，有不同的以太網(wǎng)帶寬，為便于通信系統(tǒng)靈活組網(wǎng)傳輸，要求通信系統(tǒng)網(wǎng)元可適應(yīng)不同帶寬，這樣不僅組網(wǎng)靈活，亦可削減組網(wǎng)成本。

傳統(tǒng)通信系統(tǒng)以太網(wǎng)設(shè)計(jì)中，一般是使用不同的硬件實(shí)體分別支持不同帶寬，例如需要網(wǎng)元支持10M、100M及1000M傳輸速率時(shí)，則需要在網(wǎng)元內(nèi)部設(shè)置三套硬件實(shí)體，分別支持10M、100M及1000M的傳輸速率。

這種傳統(tǒng)的做法勢(shì)必會(huì)造成占用過多資源，因?yàn)椴煌布?shí)體之間僅僅是存在著傳輸速率的不同，而其它處理都是相同的，因而造成資源冗余，且不夠靈活。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種自適應(yīng)速率配置方法及網(wǎng)元，用以實(shí)現(xiàn)在一套硬件實(shí)體中實(shí)現(xiàn)多種速率的切換，從而減少硬件實(shí)體的開銷。

第一方面，本發(fā)明實(shí)施例提供一種自適應(yīng)速率配置方法，包括：

網(wǎng)元的處理單元檢測(cè)所述網(wǎng)元的物理層芯片的傳輸狀態(tài)，所述物理層芯片用于與其他網(wǎng)元協(xié)商傳輸速率；

所述處理單元在所述傳輸狀態(tài)發(fā)生變化后，獲取所述物理層芯片的協(xié)商速率，并將所述協(xié)商速率配置給所述網(wǎng)元的各網(wǎng)絡(luò)接口，使各網(wǎng)絡(luò)接口更新傳輸速率，所述網(wǎng)絡(luò)接口支持多種傳輸速率。

可選地，所述網(wǎng)元還包括數(shù)據(jù)傳輸單元，所述處理單元通過所述數(shù)據(jù)傳輸單元與所述物理層芯片連接；

所述處理單元將所述協(xié)商速率配置給所述網(wǎng)元的各網(wǎng)絡(luò)接口，包括：

所述處理單元將所述協(xié)商速率配置給自身的網(wǎng)絡(luò)接口；

所述處理單元將所述協(xié)商速率配置給所述數(shù)據(jù)傳輸單元，所述數(shù)據(jù)傳輸單元將所述協(xié)商速率配置給自身的網(wǎng)絡(luò)接口。

可選地，所述處理單元包括與所述數(shù)據(jù)傳輸單元連接的第一網(wǎng)絡(luò)接口、檢測(cè)單元和第一配置單元，所述數(shù)據(jù)傳輸單元包括第二配置單元、與所述處理單元連接的第二網(wǎng)絡(luò)接口、與所述物理層芯片連接的第三網(wǎng)絡(luò)接口，所述檢測(cè)單元分別與所述第一網(wǎng)絡(luò)接口及所述第一配置單元連接，所述第一配置單元與所述第二配置單元連接，所述第二配置單元分別與所述第二網(wǎng)絡(luò)接口和所述第三網(wǎng)絡(luò)接口連接，所述第二網(wǎng)絡(luò)接口和所述第三網(wǎng)絡(luò)接口連接；

所述處理單元檢測(cè)所述網(wǎng)元的物理層芯片的傳輸狀態(tài)，包括：所述處理單元的所述檢測(cè)單元檢測(cè)所述網(wǎng)元的物理層芯片的傳輸狀態(tài)；

所述處理單元將所述協(xié)商速率配置給自身的網(wǎng)絡(luò)接口，包括：所述處理單元的所述檢測(cè)單元將所述協(xié)商速率配置給所述第一網(wǎng)絡(luò)接口；

所述數(shù)據(jù)傳輸單元將所述協(xié)商速率配置給自身的網(wǎng)絡(luò)接口，包括：所述第二配置單元接收所述第一配置單元發(fā)送的所述協(xié)商速率，并將所述協(xié)商速率配置給所述第二網(wǎng)絡(luò)接口和所述第三網(wǎng)絡(luò)接口，所述第一配置單元的所述協(xié)商速率來自所述檢測(cè)單元。

可選地，所述處理單元為MCU或FPGA。

可選地，所述處理單元為FPGA；所述FPGA內(nèi)的網(wǎng)絡(luò)接口的第一側(cè)為125M時(shí)鐘GMII接口，所述網(wǎng)絡(luò)接口的第二側(cè)為125M/25M/2.5M輸出時(shí)鐘可選的RGMII/MII接口，所述網(wǎng)絡(luò)接口的第一側(cè)用于對(duì)所述網(wǎng)元內(nèi)部收發(fā)信號(hào)，所述網(wǎng)絡(luò)接口的第二側(cè)用于對(duì)網(wǎng)元外部收發(fā)信號(hào)；

所述協(xié)商速率為1000M，所述處理單元配置所述GMII接口為1個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)；或者所述協(xié)商速率為100M，所述處理單元配置所述GMII接口為10個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)；所述協(xié)商速率為10M，所述處理單元配置所述GMII接口為100個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)?？蛇x地，所述網(wǎng)絡(luò)接口的第二側(cè)為125M輸出時(shí)鐘，所述第二側(cè)的網(wǎng)絡(luò)接口為RGMII接口；或者

所述網(wǎng)絡(luò)接口的第二側(cè)為25M或2.5M輸出時(shí)鐘，所述第二側(cè)的網(wǎng)絡(luò)接口為MII接口。

可選地，所述處理單元為MCU；所述MCU內(nèi)的網(wǎng)絡(luò)接口由所述MCU內(nèi)部網(wǎng)絡(luò)接口硬核構(gòu)成。

第二方面，本發(fā)明實(shí)施例提供一種網(wǎng)元，包括處理單元及物理層芯片，所述物理層芯片用于與其他網(wǎng)元協(xié)商傳輸速率；

所述處理單元，用于檢測(cè)所述物理層芯片的傳輸狀態(tài)，在所述傳輸狀態(tài)發(fā)生變化后，獲取所述物理層芯片的協(xié)商速率，并將所述協(xié)商速率配置給所述網(wǎng)元的各網(wǎng)絡(luò)接口，使各網(wǎng)絡(luò)接口更新傳輸速率，所述網(wǎng)絡(luò)接口支持多種傳輸速率。

可選地，所述網(wǎng)元還包括數(shù)據(jù)傳輸單元，所述處理單元通過所述數(shù)據(jù)傳輸單元與所述物理層芯片連接；

所述處理單元，具體用于將所述協(xié)商速率配置給自身的網(wǎng)絡(luò)接口；將所述協(xié)商速率配置給所述數(shù)據(jù)傳輸單元；

所述數(shù)據(jù)傳輸單元用于將所述協(xié)商速率配置給自身的網(wǎng)絡(luò)接口。

可選地，所述處理單元包括與所述數(shù)據(jù)傳輸單元連接的第一網(wǎng)絡(luò)接口、檢測(cè)單元和第一配置單元，所述數(shù)據(jù)傳輸單元包括第二配置單元、與所述處理單元連接的第二網(wǎng)絡(luò)接口、與所述物理層芯片連接的第三網(wǎng)絡(luò)接口，所述檢測(cè)單元分別與所述第一網(wǎng)絡(luò)接口及所述第一配置單元連接，所述第一配置單元與所述第二配置單元連接，所述第二配置單元分別與所述第二網(wǎng)絡(luò)接口和所述第三網(wǎng)絡(luò)接口連接，所述第二網(wǎng)絡(luò)接口和所述第三網(wǎng)絡(luò)接口連接；

所述檢測(cè)單元用于檢測(cè)所述物理層芯片的傳輸狀態(tài)，以及將所述協(xié)商速率配置給所述第一網(wǎng)絡(luò)接口；

所述第一配置單元用戶接受所述檢測(cè)單元發(fā)送的所述協(xié)商速率，并發(fā)送給所述第二配置單元；

所述第二配置單元接收所述第一配置單元發(fā)送的所述協(xié)商速率，并將所述協(xié)商速率配置給所述第二網(wǎng)絡(luò)接口和所述第三網(wǎng)絡(luò)接口。

可選地，所述處理單元為微控制單元MCU或現(xiàn)場(chǎng)可編程門陣列FPGA。

可選地，所述處理單元為FPGA；所述FPGA內(nèi)的網(wǎng)絡(luò)接口的第一側(cè)為125M時(shí)鐘GMII接口，所述網(wǎng)絡(luò)接口的第二側(cè)為125M/25M/2.5M輸出時(shí)鐘可選的RGMII/MII接口，所述網(wǎng)絡(luò)接口的第一側(cè)用于對(duì)所述網(wǎng)元內(nèi)部收發(fā)信號(hào)，所述網(wǎng)絡(luò)接口的第二側(cè)用于對(duì)網(wǎng)元外部收發(fā)信號(hào)；

所述協(xié)商速率為1000M，所述處理單元配置所述GMII接口為1個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)；或者所述協(xié)商速率為100M，所述處理單元配置所述GMII接口為10個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)；所述協(xié)商速率為10M，所述處理單元配置所述GMII接口為100個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)。

可選地，所述網(wǎng)絡(luò)接口的第二側(cè)為125M輸出時(shí)鐘，所述第二側(cè)的網(wǎng)絡(luò)接口為RGMII接口；或者所述網(wǎng)絡(luò)接口的第二側(cè)為25M或2.5M輸出時(shí)鐘，所述第二側(cè)的網(wǎng)絡(luò)接口為MII接口。

可選地，所述處理單元為MCU；所述MCU內(nèi)的網(wǎng)絡(luò)接口由所述MCU內(nèi)部網(wǎng)絡(luò)接口硬核構(gòu)成。

本發(fā)明實(shí)施例，網(wǎng)元檢測(cè)到物理層芯片與其它網(wǎng)元自協(xié)商后的協(xié)商速率，則將協(xié)商速率配置給所述網(wǎng)元的網(wǎng)絡(luò)接口，且網(wǎng)絡(luò)接口支持多種傳輸速率，本發(fā)明實(shí)施例中，網(wǎng)絡(luò)接口支持多種傳輸速率之間的切換，因而本發(fā)明實(shí)施例網(wǎng)元內(nèi)只需要一套硬件實(shí)體，即可使用多種傳輸速率，因而更加節(jié)約硬件資源。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)要介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實(shí)施例提供的網(wǎng)元結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例提供的自適應(yīng)速率配置方法流程圖；

圖3為本發(fā)明實(shí)施例提供的網(wǎng)元結(jié)構(gòu)示意圖；

圖4為本發(fā)明實(shí)施例提供的網(wǎng)元結(jié)構(gòu)示意圖；

圖5為本發(fā)明實(shí)施例提供的網(wǎng)元結(jié)構(gòu)示意圖；

圖6為本發(fā)明實(shí)施例提供的網(wǎng)絡(luò)接口示意圖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步地詳細(xì)描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

如圖1所示，為本發(fā)明實(shí)施例提供的網(wǎng)元結(jié)構(gòu)示意圖，網(wǎng)元包括處理單元和物理層芯片，其中，所述處理單元可以是微控制單元(Microcontroller Unit，MCU)或現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)；物理層芯片可與其他網(wǎng)元的物理層芯片進(jìn)行速率協(xié)商，得到自適應(yīng)速率，并對(duì)物理層芯片進(jìn)行速率配置，本發(fā)明實(shí)施例中的物理層芯片支持10M、100M及1000M傳輸速率，并且物理層芯片可通過電接口或光接口與對(duì)端連接，以及處理單元可通過管理數(shù)據(jù)輸入輸出(Management Data Input/Output，MDIO)與物理層芯片連接。

下面結(jié)合說明書附圖對(duì)本發(fā)明實(shí)施例作進(jìn)一步詳細(xì)描述。

如圖2所示，為本發(fā)明實(shí)施例提供的自適應(yīng)速率配置方法，包括：

步驟201、網(wǎng)元的處理單元檢測(cè)所述網(wǎng)元的物理層芯片的傳輸狀態(tài)，所述物理層芯片用于與其他網(wǎng)元協(xié)商傳輸速率；

步驟202、處理單元在傳輸狀態(tài)發(fā)生變化后，獲取物理層芯片的協(xié)商速率，并將協(xié)商速率配置給網(wǎng)元的各網(wǎng)絡(luò)接口，使各網(wǎng)絡(luò)接口更新傳輸速率，所述網(wǎng)絡(luò)接口支持多種傳輸速率。

參考圖3，為發(fā)明實(shí)施例提供的網(wǎng)元結(jié)構(gòu)示意圖，其中，處理單元內(nèi)部包含第一網(wǎng)絡(luò)接口，所述第一網(wǎng)絡(luò)接口與所述物理層芯片的網(wǎng)絡(luò)接口連接，用于實(shí)現(xiàn)數(shù)據(jù)的傳輸。

上述步驟201中，網(wǎng)元的處理單元檢測(cè)網(wǎng)元的物理層芯片的傳輸狀態(tài)，具體地，處理單元循環(huán)檢測(cè)物理層芯片的狀態(tài)，當(dāng)狀態(tài)發(fā)生變化則跳轉(zhuǎn)至步驟202，否則一直循環(huán)檢測(cè)。該步驟的一個(gè)優(yōu)選實(shí)施例為啟動(dòng)一周期定時(shí)器，定時(shí)掃描物理層芯片端口的狀態(tài)變化。

在上述步驟202中，處理單元將檢測(cè)到的物理層芯片的協(xié)商速率配置給所述處理單元的所述第一網(wǎng)絡(luò)接口。

如圖4所示，本發(fā)明實(shí)施例還提供一種網(wǎng)元，所述網(wǎng)元包含處理單元，數(shù)據(jù)傳輸單元及物理層芯片，所述處理單元通過所述數(shù)據(jù)傳輸單元與所述物理層芯片連接；可選地，所述處理單元為MCU，所述數(shù)據(jù)傳輸單元為FPGA；或者所述處理單元為FPGA，所述數(shù)據(jù)傳輸單元為MCU。

因此，處理單元將獲取的協(xié)商速率配置給自身的網(wǎng)絡(luò)接口；以及將協(xié)商速率配置給數(shù)據(jù)傳輸單元，由數(shù)據(jù)傳輸單元將協(xié)商速率配置給自身的網(wǎng)絡(luò)接口。

如圖5所示，為本發(fā)明實(shí)施例提供的網(wǎng)元結(jié)構(gòu)示意圖，網(wǎng)元包括處理單元、數(shù)據(jù)傳輸單元和物理層芯片，其中，處理單元包括與數(shù)據(jù)傳輸單元連接的第一網(wǎng)絡(luò)接口、檢測(cè)單元和第一配置單元，數(shù)據(jù)傳輸單元包括第二配置單元、與處理單元連接的第二網(wǎng)絡(luò)接口、與物理層芯片連接的第三網(wǎng)絡(luò)接口，檢測(cè)單元分別與第一網(wǎng)絡(luò)接口及第一配置單元連接，第一配置單元與第二配置單元連接，第二配置單元分別與第二網(wǎng)絡(luò)接口和第三網(wǎng)絡(luò)接口連接，所述第二網(wǎng)絡(luò)接口和所述第三網(wǎng)絡(luò)接口連接。

檢測(cè)單元檢測(cè)物理層芯片的傳輸狀態(tài)，并將獲取到的協(xié)商速率配置給第一網(wǎng)絡(luò)接口，以及將獲取到的協(xié)商速率發(fā)送給第一配置單元。

第一配置單元將接收到的協(xié)商速率發(fā)送給第二配置單元。

第二配置單元接收第一配置單元發(fā)送的協(xié)商速率，并將協(xié)商速率配置給第二網(wǎng)絡(luò)接口和第三網(wǎng)絡(luò)接口。

本發(fā)明實(shí)施例中，當(dāng)處理單元或者數(shù)據(jù)傳輸單元是MCU時(shí)，則MCU內(nèi)的網(wǎng)絡(luò)接口可由MCU內(nèi)部網(wǎng)絡(luò)接口硬核構(gòu)成，此時(shí)，通過配置MCU網(wǎng)絡(luò)接口相應(yīng)寄存器即可實(shí)現(xiàn)不同速率切換。

例如，參考圖5，當(dāng)處理單元為MCU時(shí)，則第一網(wǎng)絡(luò)接口可由MCU內(nèi)部網(wǎng)絡(luò)接口硬核構(gòu)成；當(dāng)數(shù)據(jù)傳輸單元為MCU時(shí)，則第二網(wǎng)絡(luò)接口和第三網(wǎng)絡(luò)接口可由MCU內(nèi)部網(wǎng)絡(luò)接口硬核構(gòu)成。

當(dāng)處理單元或者數(shù)據(jù)傳輸單元是FPGA時(shí)，網(wǎng)絡(luò)接口可利用Verilog硬件語言實(shí)現(xiàn)網(wǎng)絡(luò)接口轉(zhuǎn)換。此時(shí)FPGA內(nèi)的網(wǎng)絡(luò)接口如圖6所示，其中，圖6為本發(fā)明實(shí)施例提供的FPGA網(wǎng)絡(luò)接口示意圖，圖6所示的網(wǎng)絡(luò)接口包含第一側(cè)和第二側(cè)，其中，網(wǎng)絡(luò)接口的第一側(cè)用于對(duì)網(wǎng)元內(nèi)部收發(fā)信號(hào)，網(wǎng)絡(luò)接口的第二側(cè)用于對(duì)網(wǎng)元外部收發(fā)信號(hào)。

并且，網(wǎng)絡(luò)接口的第一側(cè)為125M時(shí)鐘GMII(Gigabit Medium Independent，千兆媒體獨(dú)立接口)接口，當(dāng)協(xié)商速率為1000M，處理單元配置GMII接口為1個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)，當(dāng)協(xié)商速率為100M，處理單元配置GMII接口為10個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)，當(dāng)協(xié)商速率為10M，處理單元配置GMII接口為100個(gè)時(shí)鐘傳輸1個(gè)數(shù)據(jù)，對(duì)于GMII接口的接收和發(fā)送，都按該方式進(jìn)行配置。

網(wǎng)絡(luò)接口的第二側(cè)為125M/25M/2.5M輸出時(shí)鐘可選的RGMII(Reduced Gigabit Media Independent Interface，精簡(jiǎn)吉比特介質(zhì)獨(dú)立接口)/MII(Media Independent Interface，介質(zhì)無關(guān)接口)接口。當(dāng)網(wǎng)絡(luò)接口的第二側(cè)為125M輸出時(shí)鐘時(shí)，第二側(cè)的網(wǎng)絡(luò)接口為RGMII接口；當(dāng)網(wǎng)絡(luò)接口的第二側(cè)為25M或2.5M輸出時(shí)鐘，第二側(cè)的網(wǎng)絡(luò)接口為MII接口。

例如，參考圖5，當(dāng)處理單元為FPGA時(shí)，則第一網(wǎng)絡(luò)接口結(jié)構(gòu)如圖6所示；當(dāng)數(shù)據(jù)傳輸單元為FPGA時(shí)，則第二網(wǎng)絡(luò)接口和第三網(wǎng)絡(luò)接口結(jié)構(gòu)如圖6所示。

當(dāng)然，在實(shí)際應(yīng)用中，還有一種可選地實(shí)施方式為：對(duì)于圖5所示任意一個(gè)網(wǎng)絡(luò)接口，不管其是MCU的網(wǎng)絡(luò)接口，還是FPGA的網(wǎng)絡(luò)接口，都可以使用如圖6所述的網(wǎng)絡(luò)接口。本發(fā)明實(shí)施例對(duì)此不做限制。

本發(fā)明實(shí)施例中的各網(wǎng)絡(luò)接口支持多種傳輸速率，且支持速率的切換，相較于現(xiàn)有技術(shù)中使用多個(gè)網(wǎng)絡(luò)接口，每個(gè)網(wǎng)絡(luò)接口只能使用一種固定的傳輸速率的方式，本發(fā)明實(shí)施例能夠?qū)崿F(xiàn)減少硬件開銷，從而節(jié)約成本。

本發(fā)明是參照根據(jù)本發(fā)明實(shí)施例的方法、設(shè)備(系統(tǒng))、和計(jì)算機(jī)程序產(chǎn)品的流程圖和/或方框圖來描述的。應(yīng)理解可由計(jì)算機(jī)程序指令實(shí)現(xiàn)流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合。可提供這些計(jì)算機(jī)程序指令到通用計(jì)算機(jī)、專用計(jì)算機(jī)、嵌入式處理機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器以產(chǎn)生一個(gè)機(jī)器，使得通過計(jì)算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器執(zhí)行的指令產(chǎn)生用于實(shí)現(xiàn)在流程圖一個(gè)流程或多個(gè)流程和/或方框圖一個(gè)方框或多個(gè)方框中指定的功能的裝置。

這些計(jì)算機(jī)程序指令也可存儲(chǔ)在能引導(dǎo)計(jì)算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備以特定方式工作的計(jì)算機(jī)可讀存儲(chǔ)器中，使得存儲(chǔ)在該計(jì)算機(jī)可讀存儲(chǔ)器中的指令產(chǎn)生包括指令裝置的制造品，該指令裝置實(shí)現(xiàn)在流程圖一個(gè)流程或多個(gè)流程和/或方框圖一個(gè)方框或多個(gè)方框中指定的功能。

這些計(jì)算機(jī)程序指令也可裝載到計(jì)算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備上，使得在計(jì)算機(jī)或其他可編程設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計(jì)算機(jī)實(shí)現(xiàn)的處理，從而在計(jì)算機(jī)或其他可編程設(shè)備上執(zhí)行的指令提供用于實(shí)現(xiàn)在流程圖一個(gè)流程或多個(gè)流程和/或方框圖一個(gè)方框或多個(gè)方框中指定的功能的步驟。

盡管已描述了本發(fā)明的優(yōu)選實(shí)施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造性概念，則可對(duì)這些實(shí)施例做出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu)選實(shí)施例以及落入本發(fā)明范圍的所有變更和修改。

顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。