本實(shí)用新型涉及廣播系統(tǒng)的音頻處理裝置，尤其涉及應(yīng)急廣播音頻編轉(zhuǎn)碼器。

背景技術(shù)：

廣播電視是現(xiàn)代重要的傳媒手段，在廣播電視的音頻信號(hào)傳輸過(guò)程中，需要用到音頻轉(zhuǎn)碼器對(duì)音頻信號(hào)進(jìn)行轉(zhuǎn)碼，中國(guó)專(zhuān)利文件：CN201860394U提出了一種數(shù)字音頻轉(zhuǎn)碼器，以解決音頻轉(zhuǎn)碼效率低，易丟失數(shù)據(jù)及易失真的問(wèn)題；但該方案由于采取DSP作為主要處理單元，其串行處理方式不利于擴(kuò)展，同時(shí)該方案存在傳輸距離短、缺少遠(yuǎn)程控制功能的缺陷，也沒(méi)有實(shí)現(xiàn)將音頻信號(hào)轉(zhuǎn)為適于MPEG2標(biāo)準(zhǔn)的TS流格式輸出，為了解決以上問(wèn)題，有必要提出一種新的音頻編轉(zhuǎn)碼器。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)中所存在的不足，本實(shí)用新型提供了應(yīng)急廣播音頻編轉(zhuǎn)碼器，其目的在于擴(kuò)展音頻轉(zhuǎn)碼的并行處理數(shù)量，豐富音頻編轉(zhuǎn)碼器的應(yīng)用功能。

為實(shí)現(xiàn)上述目的，本實(shí)用新型采用了如下的技術(shù)方案：

應(yīng)急廣播音頻編轉(zhuǎn)碼器，包含音頻輸入單元、音頻輸出單元、系統(tǒng)管理模塊及與系統(tǒng)管理模塊相連的系統(tǒng)交互模塊，還包含F(xiàn)PGA及音頻編轉(zhuǎn)碼模塊；其中，系統(tǒng)管理模塊及音頻編轉(zhuǎn)碼模塊分別與FPGA通信連接，音頻輸入單元的輸出與FPGA的輸入相接，音頻輸出單元的輸入與FPGA的輸出相接；所述FPGA用于實(shí)現(xiàn)接收數(shù)據(jù)的緩存、選擇及復(fù)用功能，并將所接受的數(shù)據(jù)轉(zhuǎn)為T(mén)S流格式后輸出。

進(jìn)一步的，還包含管理網(wǎng)絡(luò)模塊；所述管理網(wǎng)絡(luò)模塊的輸出與系統(tǒng)管理模塊的輸入相連，管理網(wǎng)絡(luò)模塊包含有管理網(wǎng)絡(luò)接口并實(shí)現(xiàn)與外部網(wǎng)絡(luò)連接通信的功能。

進(jìn)一步的，還包含串行接口及數(shù)據(jù)采集模塊；所述的數(shù)據(jù)采集模塊連接于串行接口輸出端與FPGA的輸入端之間，用于實(shí)現(xiàn)串行數(shù)據(jù)的電平轉(zhuǎn)換及數(shù)據(jù)傳輸。

進(jìn)一步的，還包含業(yè)務(wù)網(wǎng)絡(luò)模塊；所述業(yè)務(wù)網(wǎng)絡(luò)模塊包含業(yè)務(wù)網(wǎng)絡(luò)接口及以太網(wǎng)控制器，業(yè)務(wù)網(wǎng)絡(luò)接口用于與外部網(wǎng)絡(luò)連接，并與以太網(wǎng)控制器、FPGA順序相連；其中，F(xiàn)PGA包含TS流或串行數(shù)據(jù)的IP加載處理功能，并通過(guò)以太網(wǎng)控制器實(shí)現(xiàn)加載后數(shù)據(jù)流的輸出。

進(jìn)一步的，所述的音頻輸入單元包含音頻輸入接口及音頻采集模塊，音頻采集模塊連接于音頻輸入接口的輸出端與FPGA的輸入端之間，用于將模擬音頻信號(hào)進(jìn)行采樣編碼，并以I2S格式輸出至FPGA。

進(jìn)一步的，音頻輸入接口、音頻采集模塊及音頻編轉(zhuǎn)碼模塊的數(shù)量分別在1-20個(gè)之間。

進(jìn)一步的，音頻輸出接口包含ASI接口，且通過(guò)驅(qū)動(dòng)芯片與FPGA的LVDS接口相連。

進(jìn)一步的，所述的音頻編轉(zhuǎn)碼模塊包含嵌入式處理器。

本實(shí)用新型基于FPGA及音頻編轉(zhuǎn)碼模塊實(shí)現(xiàn)多路音頻擴(kuò)展的數(shù)據(jù)處理及音頻數(shù)據(jù)的TS流標(biāo)準(zhǔn)化，其網(wǎng)絡(luò)接口、串行接口增加了參數(shù)配置的方式與業(yè)務(wù)數(shù)據(jù)的處理，豐富了音頻編轉(zhuǎn)碼器的應(yīng)用功能。

相比于現(xiàn)有技術(shù)，本實(shí)用新型具有如下有益效果：

⑴、處理能力強(qiáng)，能支持多路模擬音頻同時(shí)編碼或多路網(wǎng)絡(luò)音頻并發(fā)轉(zhuǎn)碼，且統(tǒng)一為T(mén)S流格式輸出；

⑵、支持業(yè)務(wù)數(shù)據(jù)，可將業(yè)務(wù)數(shù)據(jù)經(jīng)過(guò)業(yè)務(wù)網(wǎng)絡(luò)接口或串行接口轉(zhuǎn)化為標(biāo)準(zhǔn)TS流；

⑶、模塊化設(shè)計(jì)，有利于后期業(yè)務(wù)擴(kuò)展與技術(shù)指標(biāo)提升。

附圖說(shuō)明

圖1為實(shí)施例的邏輯原理框圖。

具體實(shí)施方式

下面結(jié)合附圖及實(shí)施例對(duì)本實(shí)用新型中的技術(shù)方案進(jìn)一步說(shuō)明。

一種應(yīng)急廣播音頻編轉(zhuǎn)碼器，包含音頻輸入單元、音頻輸出單元、管理網(wǎng)絡(luò)模塊、FPGA、音頻編轉(zhuǎn)碼模塊、業(yè)務(wù)網(wǎng)絡(luò)模塊、系統(tǒng)管理模塊及與系統(tǒng)管理模塊相連的系統(tǒng)交互模塊；其中，系統(tǒng)管理模塊及音頻編轉(zhuǎn)碼模塊分別與FPGA通信連接，音頻輸入單元的輸出與FPGA的輸入相接，音頻輸出單元的輸入與FPGA的輸出相接；所述FPGA用于實(shí)現(xiàn)接收數(shù)據(jù)的緩存、選擇及復(fù)用功能，并將所接受的數(shù)據(jù)轉(zhuǎn)為T(mén)S流格式后輸出；所述管理網(wǎng)絡(luò)模塊的輸出與系統(tǒng)管理模塊的輸入相連，管理網(wǎng)絡(luò)模塊包含有管理網(wǎng)絡(luò)接口并實(shí)現(xiàn)與外部網(wǎng)絡(luò)連接通信的功能；所述業(yè)務(wù)網(wǎng)絡(luò)模塊包含業(yè)務(wù)網(wǎng)絡(luò)接口及以太網(wǎng)控制器，業(yè)務(wù)網(wǎng)絡(luò)接口用于與外部網(wǎng)絡(luò)連接，并與以太網(wǎng)控制器、FPGA順序相連；其中，F(xiàn)PGA包含TS流或串行數(shù)據(jù)的IP加載處理功能，并通過(guò)以太網(wǎng)控制器實(shí)現(xiàn)加載后數(shù)據(jù)流的輸出；為方便理解本方案，如圖1所示，以數(shù)據(jù)復(fù)用功能子模塊、TS流封裝模塊及網(wǎng)絡(luò)業(yè)務(wù)數(shù)據(jù)模塊表示FPGA對(duì)應(yīng)實(shí)現(xiàn)的功能及邏輯關(guān)系；數(shù)據(jù)復(fù)用功能子模塊實(shí)現(xiàn)數(shù)據(jù)緩存、選擇以及復(fù)用，利用FPGA內(nèi)部的多個(gè)緩存FIFO，高速輪詢(xún)，完美解決了多路數(shù)據(jù)異步與并發(fā)的問(wèn)題；TS流封裝模塊基于狀態(tài)機(jī)思想，實(shí)現(xiàn)PES、TS組包等，采用帶優(yōu)先級(jí)的高速輪詢(xún)實(shí)現(xiàn)PSI/SI實(shí)時(shí)插入、多路復(fù)用等以實(shí)現(xiàn)符合MPEG2標(biāo)準(zhǔn)的數(shù)據(jù)流格式。

系統(tǒng)管理模塊負(fù)責(zé)對(duì)整個(gè)系統(tǒng)進(jìn)行控制管理，主芯片采用STM32單片機(jī)，軟件架構(gòu)采用UCOSII實(shí)時(shí)操作系統(tǒng)和LWIP網(wǎng)絡(luò)協(xié)議棧，既可以通過(guò)外部的管理網(wǎng)絡(luò)模塊進(jìn)行數(shù)據(jù)收發(fā)，實(shí)現(xiàn)Web界面參數(shù)配置，又可以通過(guò)系統(tǒng)交互模塊實(shí)現(xiàn)參數(shù)配置，獲取到參數(shù)后，單片機(jī)采用統(tǒng)一的通信格式與FPGA通信，F(xiàn)PGA再進(jìn)行譯碼并配置各個(gè)模塊；業(yè)務(wù)網(wǎng)絡(luò)模塊中的以太控制器采用LAN9221芯片，實(shí)現(xiàn)業(yè)務(wù)載荷的IP傳輸；網(wǎng)絡(luò)業(yè)務(wù)數(shù)據(jù)模塊由基于FPGA內(nèi)部的NIOS II軟核處理器實(shí)現(xiàn)，通過(guò)對(duì)LAN9221芯片進(jìn)行配置，依靠一個(gè)簡(jiǎn)單的網(wǎng)絡(luò)協(xié)議棧進(jìn)行數(shù)據(jù)收發(fā)，將接收到的音頻和業(yè)務(wù)數(shù)據(jù)，發(fā)往數(shù)據(jù)復(fù)用功能子模塊，同時(shí)將數(shù)字復(fù)用功能子模塊傳輸過(guò)來(lái)的TS流IP輸出。

如圖1所示，本實(shí)施例還包含串行接口及數(shù)據(jù)采集模塊；所述的數(shù)據(jù)采集模塊連接于串行接口輸出端與FPGA的輸入端之間，用于實(shí)現(xiàn)串行數(shù)據(jù)的電平轉(zhuǎn)換及數(shù)據(jù)傳輸；具體的，串行接口包含2路RS232接口，數(shù)據(jù)采集模塊包含MAX3232芯片，用于對(duì)2路串行信號(hào)進(jìn)行電平轉(zhuǎn)換與處理后傳輸至FPGA。

所述的音頻輸入單元包含音頻輸入接口及音頻采集模塊，音頻采集模塊連接于音頻輸入接口的輸出端與FPGA的輸入端之間；音頻輸入接口為12路雙聲道模擬音頻RCA輸入接口，音頻采集模塊為對(duì)應(yīng)數(shù)量的PCM1808芯片，通過(guò)對(duì)12路模擬音頻進(jìn)行PCM編碼并實(shí)現(xiàn)I2S格式輸出至FPGA。

音頻編轉(zhuǎn)碼模塊基于高性能的嵌入式處理器AM3354，其數(shù)量至少為2個(gè)；音頻的編碼功能采用讀取PCM樣值直接編碼的方法，而轉(zhuǎn)碼功能采用先解碼再編碼的方法；整個(gè)音頻編轉(zhuǎn)碼模塊基于嵌入式處理器，搭載開(kāi)源Linux操作系統(tǒng)，性能強(qiáng)大，所傳遞或處理數(shù)據(jù)直接作用于FPGA的數(shù)據(jù)復(fù)用功能子模塊；音頻編轉(zhuǎn)碼模塊的核心軟件部分基于開(kāi)源的FFMPEG編解碼方案，首先對(duì)其進(jìn)行裁剪，提取出MPEG-1/2LayerIII解碼和MPEG-1/2LayerII編碼相關(guān)代碼，然后進(jìn)行代碼優(yōu)化最終滿(mǎn)足要求實(shí)時(shí)性要求。

音頻輸出接口包含兩路ASI接口，且通過(guò)對(duì)應(yīng)的驅(qū)動(dòng)芯片LMH0202與FPGA的LVDS接口相連，采用硬件描述語(yǔ)言實(shí)現(xiàn)8B10B編碼，負(fù)責(zé)將并行TS流轉(zhuǎn)換為串行TS流以實(shí)現(xiàn)高速輸出。

本實(shí)實(shí)施例基于FPGA及音頻編轉(zhuǎn)碼模塊實(shí)現(xiàn)多路音頻擴(kuò)展的數(shù)據(jù)處理及音頻數(shù)據(jù)的TS流標(biāo)準(zhǔn)化，其網(wǎng)絡(luò)接口、串行接口增加了參數(shù)配置的方式與業(yè)務(wù)數(shù)據(jù)的處理，豐富了音頻編轉(zhuǎn)碼器的應(yīng)用功能。

最后說(shuō)明的是，以上實(shí)施例僅用以說(shuō)明本實(shí)用新型的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本實(shí)用新型技術(shù)方案的宗旨和范圍，其均應(yīng)涵蓋在本實(shí)用新型的權(quán)利要求范圍當(dāng)中。