本實(shí)用新型涉及一種跳頻通信的通用硬件平臺(tái)，尤其是一種面向大容量寬帶跳頻通信的通用硬件平臺(tái)。

背景技術(shù)：

由于跳頻通信有較強(qiáng)的抗干擾，抗衰落和抗截獲能力，尤其具有出色的抗單頻干擾，抗跟蹤干擾和抗轉(zhuǎn)發(fā)干擾能力而在軍用數(shù)據(jù)鏈通信領(lǐng)域倍受青睞。但是由于受限于硬件平臺(tái)的性能，跳頻通信還存在以下問(wèn)題：

首先是跳頻工作帶寬偏窄的問(wèn)題。如美軍Link16的跳頻工作頻段分為三小段，969MHz-1008MHz,1053MHz-1065MHz,1113MHz-1206MHz,共144MHz的工作帶寬。面對(duì)未來(lái)更多的跳頻點(diǎn)數(shù)和對(duì)抗寬帶干擾的需求，未來(lái)的跳頻通信必須是支持更寬跳頻帶寬的寬帶跳頻通信，但是一般的機(jī)載通信硬件平臺(tái)通常采用高速ADC和高性能FPGA提高跳頻通信的工作帶寬，這樣的效果有限，不能滿足未來(lái)跳頻通信大工作帶寬的需要。

其次是現(xiàn)在的跳頻通信硬件平臺(tái)一般只具備窄帶接收能力，不支持大容量的跳頻通信。

再次是跳頻通信硬件平臺(tái)的通用性不足的問(wèn)題。由于不同項(xiàng)目的需求不同，傳統(tǒng)的硬件平臺(tái)不能夠適應(yīng)多個(gè)項(xiàng)目的需求。增加了開發(fā)周期和制造成本。

技術(shù)實(shí)現(xiàn)要素：

為了客服現(xiàn)有的跳頻通信平臺(tái)帶寬窄、硬件不支持大容量調(diào)頻通信、通用性不足的問(wèn)題，本實(shí)用新型提供了一種面向大容量寬帶跳頻通信的通用硬件平臺(tái)，能有效提高跳頻通信平臺(tái)的適應(yīng)性，增大跳頻通信平臺(tái)帶寬。

本實(shí)用新型的發(fā)明目的通過(guò)以下技術(shù)方案實(shí)現(xiàn)：

一種面向大容量寬帶跳頻通信的通用硬件平臺(tái)，包括：多通道收發(fā)模塊、兩級(jí)多處理器陣列模塊、管理模塊、數(shù)據(jù)接口模塊，所述多通道收發(fā)模塊與兩級(jí)多處理器陣列模塊相連接進(jìn)行信號(hào)雙向傳導(dǎo)，兩級(jí)多處理器陣列模塊與數(shù)據(jù)接口模塊相連接進(jìn)行信號(hào)雙向傳導(dǎo)，兩級(jí)多處理器陣列模塊與管理模塊相連接進(jìn)行信號(hào)雙向傳導(dǎo)，管理模塊與多通道收發(fā)模塊相連接并將信號(hào)單向傳導(dǎo)給多通道收發(fā)模塊。

所述的多通道收發(fā)模塊用于將整個(gè)工作寬帶劃分成若干路信道，分別對(duì)每路信道進(jìn)行IQ解調(diào)，并發(fā)射復(fù)基帶信號(hào)；

所述的兩級(jí)多處理器陣列模塊用于先對(duì)接收的多路復(fù)基帶信號(hào)完成突發(fā)信號(hào)的脈沖檢測(cè)、突發(fā)信號(hào)的定時(shí)及載波同步、解調(diào)、信噪比估計(jì)，然后把多路數(shù)據(jù)整合實(shí)現(xiàn)對(duì)整個(gè)工作帶寬的跳頻跳時(shí)同步、突發(fā)幀重構(gòu)；

所述的管理模塊用于控制多通道收發(fā)模塊，使多通道收發(fā)模塊支持不同中頻信號(hào)的接收和發(fā)射，支持不同有效信息速率數(shù)據(jù)的接收和發(fā)射；

所述的數(shù)據(jù)接口模塊用于提供多種數(shù)據(jù)接口實(shí)現(xiàn)不同速率、不同時(shí)延要求的數(shù)據(jù)信息交互。

進(jìn)一步的，多通道收發(fā)模塊包含接收通道和發(fā)射通道，所述接收通道由10路依次連接的AGC模塊、IQ解調(diào)模塊、低通濾波器、雙通道ADC模塊組成，所述發(fā)射通道由DAC模塊和低通濾波器組成。

進(jìn)一步的，所述的兩級(jí)多處理器陣列模塊6個(gè)FPGA芯片和1個(gè)POWERPC芯片組成，其中5個(gè)FPGA用于接收多路復(fù)基帶信號(hào)，另個(gè)1個(gè)FPGA用于實(shí)現(xiàn)數(shù)據(jù)整合。

進(jìn)一步的，所述的管理模塊由若干個(gè)時(shí)鐘管理芯片和若干個(gè)電源芯片組成。

進(jìn)一步的，所述的數(shù)據(jù)接口模塊包括高速低時(shí)延SRIO接口、高速以太網(wǎng)口、422接口、LVDS接口和TTL電平接口。

與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果在于：本實(shí)用新型中的通用硬件平臺(tái)，可以支撐工作帶寬1.5GHz的跳頻通信系統(tǒng)，工作帶寬大幅度提高，在相同信道帶寬的情況下，可以設(shè)計(jì)更多的跳頻點(diǎn)數(shù)，提高跳頻系統(tǒng)的抗干擾能力。同時(shí)，硬件通用平臺(tái)的通用性也得到提高，可以支持不同傳輸速率和不同接收中頻、發(fā)射中頻的跳頻系統(tǒng)。使系統(tǒng)開發(fā)不必受限于硬件設(shè)計(jì)和生產(chǎn)周期，極大方便了軟件算法部分的前期開發(fā)和驗(yàn)證工作。在不考慮結(jié)構(gòu)因素的條件下，甚至可以直接在項(xiàng)目中直接使用，極大地節(jié)省開發(fā)周期和生產(chǎn)成本。

附圖說(shuō)明

圖1是面向大容量寬帶跳頻通信的通用硬件平臺(tái)系統(tǒng)框圖；

圖2是多通道收發(fā)模塊原理框圖；

圖3是兩級(jí)多處理器陣列模塊原理框圖；

圖4是管理模塊原理框圖。

具體實(shí)施方式

下面通過(guò)具體實(shí)施方式對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說(shuō)明：

在圖1所示，所述的多通道收發(fā)模塊用于完成寬帶跳頻信號(hào)的IQ解調(diào)、模 數(shù)轉(zhuǎn)換和中頻信號(hào)的發(fā)射，其中IQ的含義為兩路載波；

所述的兩級(jí)多處理器陣列模塊用于完成寬帶跳頻突發(fā)檢測(cè)、跳頻跳時(shí)同步、突發(fā)幀組幀和重構(gòu)、調(diào)制解調(diào)；

所述的管理模塊用于控制多通道收發(fā)模塊，使其支持不同中頻信號(hào)的接收和發(fā)射，支持不同有效信息速率數(shù)據(jù)的接收和發(fā)射；

所述的數(shù)據(jù)接口模塊用于提供多種數(shù)據(jù)接口實(shí)現(xiàn)不同速率、不同時(shí)延要求的數(shù)據(jù)信息交互。

多通道收發(fā)模塊與兩級(jí)多處理器陣列模塊相連接進(jìn)行信號(hào)雙向傳導(dǎo)，兩級(jí)多處理器陣列模塊與數(shù)據(jù)接口模塊相連接進(jìn)行信號(hào)雙向傳導(dǎo)，兩級(jí)多處理器陣列模塊與管理模塊相連接進(jìn)行信號(hào)雙向傳導(dǎo)，管理模塊與多通道收發(fā)模塊相連接并將信號(hào)單向傳導(dǎo)給多通道收發(fā)模塊。

進(jìn)一步的，多通道收發(fā)模塊產(chǎn)生20路復(fù)基帶信號(hào)，并將信號(hào)發(fā)送給兩級(jí)多處理器陣列模塊。

如圖2所示，進(jìn)一步的，多通道收發(fā)模塊的接收通道由10路中頻輸入相對(duì)應(yīng)的AGC模塊、IQ解調(diào)模塊、低通濾波器、雙通道ADC模塊組成，10路中頻輸入相對(duì)應(yīng)的AGC模塊、IQ解調(diào)模塊、低通濾波器、雙通道ADC模塊依次連接，信號(hào)由AGC模塊向雙通道ADC模塊單向傳導(dǎo)，發(fā)射通道由DAC模塊和低通濾波器組成，DAC模塊信號(hào)單向傳導(dǎo)至低通濾波器。

雙通道ADC模塊采用低功耗的LT2156芯片，可以支持210Msps的采樣速率。使用LT2156芯片對(duì)復(fù)基帶信號(hào)進(jìn)行4倍采樣，可以支持52.5MHz信道帶寬的無(wú)線通信系統(tǒng)，兩倍采樣時(shí)可以支持105MHz信道帶寬的無(wú)線通信系統(tǒng)。因此硬件平臺(tái)的可以支持大容量的跳頻通信。

IQ解調(diào)模塊采用低功耗的AD8348芯片，AD8348可以實(shí)現(xiàn)帶寬150MHzIQ信號(hào)的解調(diào)。10個(gè)通道可以支持高達(dá)1.5GHz工作帶寬的跳頻通信系統(tǒng)。因此硬件平臺(tái)的可以支持寬帶跳頻通信。

如圖3所示，進(jìn)一步的，兩級(jí)多處理器陣列模塊由6個(gè)FPGA芯片和1個(gè)POWERPC芯片組成。

多通道收發(fā)模塊采用多通道接收的方式，根據(jù)跳頻信號(hào)的信道帶寬，將跳頻通信的整個(gè)工作帶寬分為10個(gè)帶寬相等的10路信號(hào)，多通道收發(fā)模塊利用IQ解調(diào)器產(chǎn)生20路復(fù)基帶信號(hào)。這樣大大降低了ADC采樣的速率。使用5個(gè)FPGA同時(shí)接收20路復(fù)基帶信號(hào)，使得寬帶跳頻信號(hào)的接收得以實(shí)現(xiàn)。

兩級(jí)多處理器陣列模塊采用兩級(jí)多處理器陣列的方式，由5個(gè)FPGA實(shí)現(xiàn)對(duì)20路復(fù)基帶信號(hào)的接收，完成突發(fā)信號(hào)的脈沖檢測(cè)、突發(fā)信號(hào)的定時(shí)及載波同步、解調(diào)、信噪比估計(jì)等功能。然后把數(shù)據(jù)傳遞至第二級(jí)FPGA，由第二級(jí)FPGA實(shí)現(xiàn)對(duì)整個(gè)工作帶寬的跳頻跳時(shí)同步、突發(fā)幀重構(gòu)等功能。兩級(jí)多處理器陣列的設(shè)計(jì)使得大容量的跳頻信號(hào)接收得以實(shí)現(xiàn)。

如圖4所示，管理模塊中PLL采用ADF4360系列芯片可以支持不同時(shí)鐘的產(chǎn)生，使得本硬件平臺(tái)可以支持不同通信速率和中頻頻率的通信系統(tǒng)。另外硬件平臺(tái)具有豐富的接口，兼容標(biāo)準(zhǔn)的4U機(jī)箱，具有良好的通用性。

本實(shí)用新型所述的一種面向大容量寬帶跳頻通信的通用硬件平臺(tái)可以實(shí)現(xiàn)基于不同業(yè)務(wù)優(yōu)先級(jí)的高速數(shù)據(jù)傳輸、RapidIO標(biāo)準(zhǔn)協(xié)議的前向糾錯(cuò)和低冗余特性，適合傳輸高實(shí)時(shí)性的數(shù)據(jù)，而以太網(wǎng)由于時(shí)延較大，適合低實(shí)時(shí)性的高速數(shù)據(jù)傳輸。硬件平臺(tái)整合這兩種高速傳輸接口，可以實(shí)現(xiàn)基于不同業(yè)務(wù)優(yōu)先級(jí)的高速數(shù)據(jù)傳輸。

增加硬件平臺(tái)的可配置功能，硬件平臺(tái)可以支撐不同傳輸速率、不同中頻 的跳頻通信系統(tǒng)開發(fā)，提高了硬件平臺(tái)的通用性。