本發(fā)明涉及衛(wèi)星移動(dòng)通信信號(hào)交換技術(shù)領(lǐng)域，特別涉及一種衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板。

背景技術(shù)：

衛(wèi)星移動(dòng)通信就是地球上(包括地面和低層大氣中)的無(wú)線電通信站之間利用衛(wèi)星作為中繼而進(jìn)行的通信。衛(wèi)星在空中起中繼站的作用，把地球站發(fā)上來(lái)的電磁波放大后再反送回另一地球站。信關(guān)站則是衛(wèi)星系統(tǒng)形成的鏈路，信關(guān)站的作用主要是提供衛(wèi)星移動(dòng)通信系統(tǒng)與地面固定通信網(wǎng)、地面移動(dòng)通信網(wǎng)的接口，實(shí)現(xiàn)互連；控制衛(wèi)星移動(dòng)終端接入衛(wèi)星通信系統(tǒng)，并保證其在通信過(guò)程中信號(hào)不中斷。

衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板是衛(wèi)星移動(dòng)通信系統(tǒng)的重要組成部分，衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板對(duì)衛(wèi)星發(fā)射的中頻信號(hào)進(jìn)行解調(diào)、處理，然后輸出。隨著衛(wèi)星通信的不斷發(fā)展，信關(guān)站的信號(hào)解調(diào)處理信息不斷提高，圖像、語(yǔ)音和數(shù)據(jù)信息不斷的提高，需要信關(guān)站信號(hào)解調(diào)處理板處理的圖像、語(yǔ)音和數(shù)據(jù)信息也不斷增長(zhǎng)，數(shù)據(jù)傳輸速率不斷提高。數(shù)字下變頻器(DDC)，具有數(shù)字下變頻、數(shù)據(jù)抽取等功能，是衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板重要的元器件之一。傳統(tǒng)的DDC數(shù)字下變頻器沒(méi)有考慮帶寬信號(hào)的抽取濾波，處理帶寬不能達(dá)到寬帶多通道的要求，只能以有限的組合配置濾波器和抽取器，導(dǎo)致衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板結(jié)構(gòu)增大。此外，專用DDC芯片的結(jié)構(gòu)固定，帶寬不能滿足高速數(shù)據(jù)(如大于400Mbps)解調(diào)的要求。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板，該信號(hào)解調(diào)處理板利用FPGA完成數(shù)字下變頻，實(shí)現(xiàn)多通道信號(hào)處理，且不增加處理板結(jié)構(gòu)。

為了實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明提供了以下技術(shù)方案：一種衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板，包括中頻信號(hào)接收器，所述中頻信號(hào)接收器連接有至少兩個(gè)A/D轉(zhuǎn)換器，其中一個(gè)A/D轉(zhuǎn)換器直接連接FPGA單元，其余A/D轉(zhuǎn)換器均連接DDC數(shù)字下變頻器，所述DDC數(shù)字下變頻器連接FPGA單元，F(xiàn)PGA單元連接DSP單元和通信接口，F(xiàn)PGA單元包括數(shù)控振蕩模塊，所述數(shù)控振蕩模塊連接級(jí)聯(lián)積分梳狀濾波模塊，所述級(jí)聯(lián)積分梳狀濾波模塊連接半帶濾波模塊，所述半帶濾波模塊連接信道化多相濾波器組模塊。

所述A/D轉(zhuǎn)換器用于完成中頻模擬信號(hào)的數(shù)字轉(zhuǎn)換；所述DDC數(shù)字下變頻器用于濾波、信號(hào)調(diào)整和下變頻處理；所述FPGA單元一方面將經(jīng)過(guò)DDC數(shù)字下變頻器處理的數(shù)字信號(hào)進(jìn)行格式轉(zhuǎn)換、半帶濾波、解調(diào)和解碼，另一方面直接將經(jīng)過(guò)A/D轉(zhuǎn)換器轉(zhuǎn)換后的數(shù)字信號(hào)進(jìn)行下變頻處理，再進(jìn)行濾波和解調(diào)；所述DSP單元對(duì)接收的信號(hào)進(jìn)行配置計(jì)算處理，處理后的信息通過(guò)通信接口輸出。

優(yōu)選的，所述通信接口為VPX接口。VPX接口具有更多的I/O通信口，支持高速的數(shù)據(jù)傳輸，適合高速數(shù)字信號(hào)的及時(shí)處理，處理能力可擴(kuò)展，對(duì)外接口可替換，抗震性能高。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果：本發(fā)明衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板，利用FPGA實(shí)現(xiàn)DDC數(shù)字下變頻器功能，且FPGA單元內(nèi)設(shè)置信道化多相濾波器組，在不增加處理板結(jié)構(gòu)的基礎(chǔ)上實(shí)現(xiàn)了多通道信號(hào)同時(shí)處理。而且，通過(guò)配置FPGA單元中組成DDC數(shù)字下變頻器的功能模塊，可實(shí)現(xiàn)傳輸速率大于400Mbps的數(shù)據(jù)解調(diào)。

附圖說(shuō)明：

圖1為衛(wèi)星通信系統(tǒng)信號(hào)傳輸、處理流程框圖；

圖2為本發(fā)明信號(hào)解調(diào)處理板結(jié)構(gòu)框圖；

圖3為中頻信號(hào)接收器與A/D轉(zhuǎn)換器連接原理框圖；

圖4為DDC數(shù)字下變頻器與FPGA單元連接原理框圖；

圖5為FPGA單元中實(shí)現(xiàn)多通道信號(hào)下變頻處理的原理框圖；

圖6為FPGA單元與DSP單元連接原理框圖；

圖7為A/D轉(zhuǎn)換器與FPGA單元連接原理框圖；

圖8為FPGA單元和VPX接口連接原理框圖。

具體實(shí)施方式

下面結(jié)合試驗(yàn)例及具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述。但不應(yīng)將此理解為本發(fā)明上述主題的范圍僅限于以下的實(shí)施例，凡基于本發(fā)明內(nèi)容所實(shí)現(xiàn)的技術(shù)均屬于本發(fā)明的范圍。

如圖1所示，衛(wèi)星發(fā)出信號(hào)，地面天線將該信號(hào)經(jīng)下行鏈路傳輸至地球站；地球站將接收的該微弱信號(hào)傳輸至低噪聲放大器單元，以保證接收信號(hào)的質(zhì)量；經(jīng)放大的該信號(hào)再經(jīng)過(guò)下變頻器進(jìn)行頻率變換，對(duì)信號(hào)再次放大，輸出不同頻率的中頻信號(hào)；進(jìn)一步放大的該中頻信號(hào)經(jīng)解調(diào)器信號(hào)處理板進(jìn)行解調(diào)、編碼后得到相應(yīng)的信息，并輸出該信息。

參考圖2、圖5，本實(shí)施例列舉的衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板包括中頻信號(hào)接收器、至少兩個(gè)A/D轉(zhuǎn)換器、DDC數(shù)字下變頻器、FPGA單元、DSP單元、及VPX接口，其中，所述中頻信號(hào)接收器連接A/D轉(zhuǎn)換器，其中一個(gè)A/D轉(zhuǎn)換器直接與FPGA單元連接，F(xiàn)PGA單元包括數(shù)控振蕩模塊，所述數(shù)控振蕩模塊連接級(jí)聯(lián)積分梳狀濾波模塊(CIC)，所述級(jí)聯(lián)積分梳狀濾波模塊連接半帶濾波模塊(HB)，所述半帶濾波模塊連接信道化多相濾波器組模塊，其余的A/D轉(zhuǎn)換器連接DDC數(shù)字下變頻器，所述DDC數(shù)字下變頻器連接FPGA單元，F(xiàn)PGA單元連接DSP單元和VPX接口。FPGA單元中的數(shù)控振蕩模塊、級(jí)聯(lián)積分梳狀濾波模塊、半帶濾波模塊和信道化多相濾波器組模塊是通過(guò)編程生成的圖形化器件。

FPGA單元中的數(shù)控振蕩模塊、級(jí)聯(lián)積分梳狀濾波模塊、半帶濾波模塊實(shí)現(xiàn)傳統(tǒng)DDC數(shù)字下變頻器的下變頻處理功能，結(jié)合信道化多相濾波器組模塊，可實(shí)現(xiàn)多通道信號(hào)處理。利用FPGA實(shí)現(xiàn)熟悉下變頻功能，減少了DDC數(shù)字下變頻器的使用量，降低成本，同時(shí)也減小了處理板的結(jié)構(gòu)；實(shí)現(xiàn)多通道信號(hào)處理，一方面降低處理成本，另一方面還避免了因信道化多相濾波器組的使用而導(dǎo)致的處理板結(jié)構(gòu)增加。

本發(fā)明衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板的工作流程為：中頻信號(hào)接收單元將接收的中頻模擬信號(hào)傳輸至A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換器將中頻模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，然后一部分通道的數(shù)字信號(hào)傳輸至各個(gè)DDC數(shù)字下變頻器(通常處理板上設(shè)置有多個(gè)DDC數(shù)字下變頻器，一個(gè)DDC數(shù)字下變頻器對(duì)一個(gè)通道的數(shù)字信號(hào)進(jìn)行下變頻處理)，各個(gè)DDC數(shù)字下變頻器對(duì)該數(shù)字信號(hào)進(jìn)行濾波、信號(hào)調(diào)整和下變頻處理，然后傳輸至FPGA單元，F(xiàn)PGA單元對(duì)經(jīng)過(guò)下變頻處理的數(shù)字信號(hào)進(jìn)行格式轉(zhuǎn)換、半帶濾波、解調(diào)、解碼；另一部分通道的數(shù)字信號(hào)直接傳輸至FPGA單元：從A/D轉(zhuǎn)換器輸出的中頻數(shù)字信號(hào)與FPGA單元中的數(shù)控振蕩器產(chǎn)生的本振信號(hào)相乘，該中頻數(shù)字信號(hào)下變頻到零中頻信號(hào)，該零中頻信號(hào)再依次經(jīng)過(guò)級(jí)聯(lián)積分梳狀濾波器、半帶濾波器和信道化多相濾波器組，進(jìn)行抽取濾波，同時(shí)把寬帶信號(hào)均勻分成若干子頻帶信號(hào)輸出，完成DDC數(shù)字下變頻器模塊對(duì)中頻信號(hào)的下變頻、濾波、信號(hào)調(diào)整處理，然后傳輸至DSP單元。DSP單元對(duì)接收的數(shù)字信號(hào)進(jìn)行配置計(jì)算處理、數(shù)字解調(diào)處理，處理后的信號(hào)再返回至FPGA單元，處理后的信號(hào)經(jīng)FPGA單元濾波后通過(guò)VPX接口輸出，VPX接口連接至計(jì)算機(jī)和磁盤陣列，該信息通過(guò)RAID陣列卡存儲(chǔ)在計(jì)算機(jī)磁盤陣列中，方便研究人員的研究。

本發(fā)明衛(wèi)星通信信關(guān)站信號(hào)解調(diào)處理板的各組成單元及各單元連接關(guān)系具體描述如下。

參考圖3，中頻信號(hào)接收單元包括高頻頭，中頻模擬信號(hào)被高頻頭接收，再經(jīng)過(guò)阻抗變換后傳輸至A/D轉(zhuǎn)換器。A/D轉(zhuǎn)換器的輸入時(shí)鐘可以由外部時(shí)鐘輸入，也可以由普通晶振或恒溫晶振提供，本實(shí)施例中A/D轉(zhuǎn)換器的輸入時(shí)鐘由恒溫晶振提供。A/D轉(zhuǎn)換器采樣時(shí)鐘要求質(zhì)量高，且相位噪聲低，如果時(shí)鐘信號(hào)抖動(dòng)較大，信噪比容易惡化，很難保證有效采樣位數(shù)的精度。為了優(yōu)化性能，A/D轉(zhuǎn)換器的時(shí)鐘輸入采用差分低抖動(dòng)的時(shí)鐘輸入，將輸入時(shí)鐘處理為L(zhǎng)VPECL信號(hào)，通過(guò)交流耦合到A/D轉(zhuǎn)換器。

一個(gè)DDC數(shù)字下變頻器可連接4個(gè)A/D轉(zhuǎn)換器，每個(gè)A/D轉(zhuǎn)換器占用DDC數(shù)字下變頻器的一個(gè)數(shù)據(jù)通道。A/D轉(zhuǎn)換器、DDC數(shù)字下變頻器的輸出電平均為3.3V，采用直流耦合方式連接。A/D轉(zhuǎn)換器輸出數(shù)據(jù)位寬度為14位，DDC數(shù)字下變頻器數(shù)據(jù)輸入位寬度為17位。A/D轉(zhuǎn)換器的輸出為TWOS補(bǔ)碼格式，由于數(shù)據(jù)位寬對(duì)不齊，所以將A/D轉(zhuǎn)換器與DDC數(shù)字下變頻器的數(shù)據(jù)按照最高位對(duì)齊，DDC數(shù)字下變頻器的多余低位下拉。

參考圖4，一個(gè)FPGA單元可連接4個(gè)DDC數(shù)字下變頻器。DDC數(shù)字下變頻器與FPGA單元的互連包括DDC數(shù)字下變頻器的輸入控制互連、輸出信號(hào)互連、控制信號(hào)互連。

DDC數(shù)字下變頻器包括四個(gè)輸入使能引腳與FPGA單元進(jìn)行輸入控制互連，每片DDC數(shù)字下變頻器共占用FPGA單元的4個(gè)3.3V I/O管腳。

本實(shí)施例中，DDC數(shù)字下變頻器的輸出數(shù)據(jù)通道分?jǐn)?shù)據(jù)使能、幀同步使能、輸出使能三類。DDC數(shù)字下變頻器的輸出信號(hào)還提供一路VGA/衰減控制輸出通道和兩個(gè)輸出時(shí)鐘引腳，DDC數(shù)字下變頻器連接到FPGA單元上的信號(hào)包括A、B、C、D四個(gè)輸出數(shù)據(jù)通道和兩個(gè)輸出時(shí)鐘引腳。

DDC數(shù)字下變頻器與FPGA單元的控制信號(hào)互連包括硬件控制和微處理器接口控制兩類。硬件控制有同步輸入、同步輸出、復(fù)位三種信號(hào)，共占用FPGA單元的4個(gè)3.3V I/O管腳。微處理器接口控制共占用FPGA單元的23個(gè)3.3V I/O管腳。

參考圖6，F(xiàn)PGA單元與DSP單元的數(shù)據(jù)通道通過(guò)DSP的EMIFA以直流耦合的方式互連。DSP單元控制與狀態(tài)信號(hào)有復(fù)位(RESET)信號(hào)、非可屏蔽中斷(NMI)信號(hào)、復(fù)位狀態(tài)輸出(RESETSTAT)信號(hào)、上電復(fù)位(POR)信號(hào)、GPIO[3：0]信號(hào)、TIMER1信號(hào)、TIMER2信號(hào)、IIC信號(hào)。DSP單元的AECLKIN信號(hào)引腳和AECLKOUT信號(hào)引腳連接至FPGA單元的時(shí)鐘引腳。DSP單元的兩路McBSP以多通道同步串口的形式與FPGA單元互連。

參考圖7，A/D轉(zhuǎn)換器與FPGA單元之間的互連需要穿過(guò)背板接插件，A/D轉(zhuǎn)換器與FPGA單元之間的控制與狀態(tài)線通過(guò)OVR和RDY兩個(gè)引腳連接。

參考圖8，VPX接口完成FPGA單元與上位機(jī)的通信，使局部總線快速轉(zhuǎn)換到VPX總線上。FPGA與VPX總線接口之間通過(guò)3.3V LVTTL(Low Voltage Transistor-Transistor Logic)連接，F(xiàn)PGA與VPX有8個(gè)單端LVTTL引腳直接互連，還有兩個(gè)單端LVTTL引腳與串口控制芯片MAX3232互連實(shí)現(xiàn)兩路串口連接到VPX。