本申請(qǐng)公開的實(shí)施例大致涉及電子電路，更具體地說，涉及用判決反饋均衡器(DFE)進(jìn)行偏移的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路。
背景技術(shù)：
：時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)是用于高速串行通信的接收器系統(tǒng)中的重要模塊。CDR模塊生成正確的采樣時(shí)鐘相位，以用于數(shù)據(jù)恢復(fù)。高速串行通訊鏈路的質(zhì)量對(duì)采樣時(shí)鐘相位十分敏感，尤其是出現(xiàn)抖動(dòng)和噪聲的時(shí)候?，F(xiàn)有的一種CDR是邊緣采樣CDR(edge-sampledCDR)，邊緣采樣CDR對(duì)模擬輸入波形進(jìn)行過采樣，以生成正確的數(shù)據(jù)采樣時(shí)鐘并恢復(fù)傳輸?shù)臄?shù)據(jù)。邊緣采樣CDR假定在過零點(diǎn)之間的中心附近對(duì)數(shù)據(jù)進(jìn)行采樣。得到的過采樣系統(tǒng)相較于以符號(hào)率(也被稱作波特率)工作的系統(tǒng)消耗更多的時(shí)鐘功率。技術(shù)實(shí)現(xiàn)要素：在此描述的技術(shù)提供了用判決反饋均衡器(DFE)進(jìn)行偏移的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路。在一個(gè)實(shí)施例中，一種用于接收器內(nèi)的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)的裝置包括判決反饋均衡器(DFE)，該DFE具有提供數(shù)據(jù)采樣的數(shù)據(jù)限幅器、提供誤差采樣的誤差限幅器以及提供偏移誤差采樣的偏移誤差限幅器，所述偏移誤差限幅器可操作成基于偏移的第一后游標(biāo)(post-cursor)系數(shù)設(shè)定其閾值。所述裝置還包括CDR電路，其可操作成基于所述數(shù)據(jù)采樣和所述偏移誤差采樣，控制所述數(shù)據(jù)限幅器、所述誤差限幅器和所述偏移誤差限幅器的采樣時(shí)鐘。在另一實(shí)施例中，接收器包括模擬前端(AFE)，其可操作成從信道接收模擬信號(hào)。所述接收器還包括判決反饋均衡器(DFE)，其具有數(shù)據(jù)限幅器、誤差限幅器和偏移誤差限幅器，其中，所述數(shù)據(jù)限幅器可操作成由所述AFE的輸出生成數(shù)據(jù)采樣；所述誤差限幅器可操作成由所述AFE的輸出生成誤差采樣；所述偏移誤差采樣可操作成由所述AFE的輸出生成偏移誤差采樣，所述偏移誤差限幅器可操作成基于偏移的第一后游標(biāo)系數(shù)設(shè)定其閾值。所述接收器還包括判決適應(yīng)電路，判決適應(yīng)電路可操作成基于所述數(shù)據(jù)采樣、所述誤差采樣和所述偏移誤差采樣，生成所述DFE的脈沖響應(yīng)系數(shù)。所述接收器還包括CDR電路，CDR電路可操作成基于所述數(shù)據(jù)采樣和所述偏移誤差采樣，控制所述數(shù)據(jù)限幅器、所述誤差限幅器和所述偏移誤差限幅器的采樣時(shí)鐘。在另一實(shí)施例中，一種用于接收器的時(shí)鐘數(shù)據(jù)恢復(fù)的方法包括：使用判決反饋均衡器(DFE)的數(shù)據(jù)限幅器，以一波特率由接收信號(hào)生成數(shù)據(jù)采樣；使用所述DFE的誤差限幅器，以所述波特率由所述接收信號(hào)生成誤差采樣；使用所述DFE的偏移誤差限幅器，以所述波特率由所述接收信號(hào)生成偏移誤差采樣，所述偏移誤差限幅器可操作成基于偏移的第一后游標(biāo)系數(shù)設(shè)定自其閾值；以及基于所述數(shù)據(jù)采樣和所述偏移誤差采樣，生成用于所述數(shù)據(jù)限幅器、所述誤差限幅器和所述偏移誤差限幅器的采樣時(shí)鐘。參考以下的詳細(xì)描述，可以理解本申請(qǐng)的各個(gè)方面。附圖說明為了方便上述特征的詳細(xì)理解，通過參考示例性的實(shí)施方式可以獲得在前文已被簡(jiǎn)要概括的更為詳細(xì)的描述，附圖中展示了一些示例性的實(shí)施方式。然而應(yīng)當(dāng)注意，附圖僅展示了典型的示例性實(shí)施方式，因此不被視為限制范圍。圖1是描繪了示例性的通信系統(tǒng)的框圖；圖2是描繪了接收器的實(shí)施例的框圖；圖3是描繪了判決反饋均衡器和判決適應(yīng)電路的實(shí)施例的框圖；圖4A是描繪了用于推測(cè)型DFE的數(shù)據(jù)限幅器的實(shí)施例的框圖；圖4B是描繪了用于推測(cè)型DFE的偏移誤差限幅器的實(shí)施例的框圖；圖4C是描繪了用于推測(cè)型DFE的誤差限幅器的實(shí)施例的框圖；圖4D是描繪了用于推測(cè)型DFE的附加的限幅器的實(shí)施例的框圖；圖5是根據(jù)實(shí)施例描繪了用于接收器的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)方法的流程圖；圖6示出了可以在其中使用在此描述的實(shí)施例的現(xiàn)場(chǎng)可編程門陣列(FPGA)架構(gòu)；圖7A的圖表描繪了不具有DFE的脈沖響應(yīng)和Mueller-Muller時(shí)鐘數(shù)據(jù)恢復(fù)(MM-CDR)鎖定場(chǎng)景；圖7B的圖表描繪了在具有DFE但沒有偏移的情況下的脈沖響應(yīng)和MM-CDR鎖定場(chǎng)景；圖7C的圖表根據(jù)實(shí)施例描繪了具有偏移DFE情況下的脈沖響應(yīng)和MM-CDR鎖定場(chǎng)景；圖7D的圖表根據(jù)實(shí)施例描繪了具有偏移DFE情況下的脈沖響應(yīng)和MM-CDR鎖定場(chǎng)景的更多的細(xì)節(jié)。為了便于理解，在可能的情況下，使用了相同的參考數(shù)字來標(biāo)明附圖共同的相同元件?？梢灶A(yù)期，一個(gè)實(shí)施例的元件可以被有益地并入其它實(shí)施例。具體實(shí)施方式參考附圖來描述各種特征。應(yīng)當(dāng)注意的是，附圖可以是或者可以不是按比例繪制的，并且具有相似的結(jié)構(gòu)或功能的元件在全部附圖中由相似的參考數(shù)字表示。應(yīng)當(dāng)注意的是，附圖僅意圖促進(jìn)對(duì)特征的描述。其并非意圖作為請(qǐng)求保護(hù)的發(fā)明的詳盡描述或者作為請(qǐng)求保護(hù)的發(fā)明的范圍限制。此外，展示的實(shí)施例不需要具有顯示的所有方面或優(yōu)點(diǎn)。連同特定實(shí)施例進(jìn)行描述的方面或優(yōu)點(diǎn)不一定會(huì)限制該實(shí)施例，并且盡管在任何其他實(shí)施例中沒有進(jìn)行展示或者沒有進(jìn)行詳細(xì)描述，可以在任何其他實(shí)施例中實(shí)施這些方面或優(yōu)點(diǎn)。與過采樣CDR電路相反，波特率時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路可以被用于串行鏈路系統(tǒng)。過采樣CDR電路相較于波特率CDR電路，需要更多的時(shí)鐘并且消耗更多的功率。Mueller-MullerCDR(MM-CDR)是一類波特率CDR電路。MM-CDR將級(jí)聯(lián)信道的第一前游標(biāo)(pre-cursor)的系數(shù)(h-1)鎖定到第一后游標(biāo)的系數(shù)(h1)，級(jí)聯(lián)信道包括鏈路的無源部分和有源部分。判決反饋均衡器(DFE)可以被用于串行鏈路系統(tǒng)，尤其是當(dāng)數(shù)據(jù)率高于5吉比特每秒(Gbps)時(shí)。在有DFE的情況下，第一后游標(biāo)系數(shù)(h1)通過自適應(yīng)算法被減小到接近零。作為響應(yīng)，MM-CDR會(huì)將鎖定點(diǎn)(lockingpoint)推進(jìn)到接近h-1＝0，這在大部分情況下使得收斂鎖定位置過早地出現(xiàn)，并且使得鎖定位置對(duì)于信道和發(fā)送器去加重(de-emphasis)設(shè)定十分敏感。此外，在收斂過程中，第一后游標(biāo)系數(shù)(h1)可以適應(yīng)至更高的數(shù)值，以顧及到額外的符號(hào)間干擾(ISI)。在本申請(qǐng)描述的實(shí)施例中，通過對(duì)DFE的均衡進(jìn)行偏移，可以修改MM-CDR使用的算法。因此，在有DFE的情況下，可以對(duì)鎖定相位進(jìn)行控制，而不是將鎖定相位固定在h-1＝h0。在本申請(qǐng)描述的進(jìn)一步的實(shí)施例中，所描述的技術(shù)能夠通過檢查采樣相位周圍的峰值幅度(peakingamplitude)而進(jìn)行自動(dòng)DFE偏移調(diào)整，從而使得CDR鎖定在脈沖響應(yīng)的中心附近。該技術(shù)獲得了良好的誤比特率(BER)性能和更好的抖動(dòng)容限。結(jié)合以下的附圖來描述有關(guān)的各個(gè)方面。圖1是描繪了示例性的通信系統(tǒng)100的框圖。通信系統(tǒng)100包括發(fā)送器108，其通過信道116耦接至接收器110。在一個(gè)實(shí)施例中，發(fā)送器108是串行器/解串器(串行/解串器)102的一部分，而接收器110是串行/解串器104的一部分。為了更為清晰，串行/解串器102省略了解串電路，串行/解串器104省略了串行電路。串行/解串器102包括并入串出(PISO)電路106，其將并行輸入數(shù)據(jù)轉(zhuǎn)換成串行輸出數(shù)據(jù)，從而通過發(fā)送器108在信道116上進(jìn)行傳輸。串行/解串器104包括串入并出(SIPO)電路114，后者將接收器110輸出的串行數(shù)據(jù)轉(zhuǎn)換成并行輸出數(shù)據(jù)。串行/解串器102和串行/解串器104可以包括其它電路(未顯示)，例如解碼器、編碼器等等。雖然示出了串行/解串器102和串行/解串器104，但是在其它實(shí)施例中，每個(gè)發(fā)送器108和/或接收器110可以是獨(dú)立的電路，而不是更大的收發(fā)器電路的一部分。在一些實(shí)施例中，發(fā)送器108和接收器110可以是一個(gè)或多個(gè)例如專用集成電路(ASIC)這樣的集成電路(IC)的一部分，或者一個(gè)或多個(gè)例如現(xiàn)場(chǎng)可編程門陣列(FPGA)這樣的可編程IC的一部分。信道116可以包括電或光傳輸介質(zhì)。電傳輸介質(zhì)可以是發(fā)送器108和接收器110之間的任何類型的電氣通路，其可以包括金屬跡線、過孔、電纜、連接器、去耦電容器、終端電阻等等。電傳輸介質(zhì)可以是差分信號(hào)通路。光傳輸介質(zhì)可以是發(fā)送器108和接收器110之間的任何類型的光通路，其可以包括任何類型的光學(xué)模塊。在一個(gè)實(shí)施例中，發(fā)送器108使用數(shù)字基帶調(diào)制在信道116上傳輸串行數(shù)據(jù)，例如二進(jìn)制非歸零(NRZ)調(diào)制、多電平脈沖幅度調(diào)制(PAM-n)等等。在NRZ調(diào)制中，每個(gè)被傳輸?shù)姆?hào)包括一個(gè)比特。在多電平PAM中，每個(gè)符號(hào)包括多個(gè)比特。例如，4電平的PAM(PAM4)包括4個(gè)電平并且可以被用于傳輸兩比特的符號(hào)。一般而言，發(fā)送器108使用具體的調(diào)制方案將串行數(shù)據(jù)作為符號(hào)序列進(jìn)行傳輸。在NRZ調(diào)制中，每個(gè)符號(hào)具有兩個(gè)可能的值，而在PAM-n調(diào)制中，每個(gè)符號(hào)具有n個(gè)可能的值。發(fā)送器108傳輸符號(hào)的速率被稱作符號(hào)率或波特率。發(fā)送器108不會(huì)隨數(shù)據(jù)來傳輸參考時(shí)鐘。而接收器110則包括時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路112(或者CDR112)，以用于從輸入的符號(hào)流提取時(shí)鐘。被提取的時(shí)鐘被用于對(duì)輸入的符號(hào)流進(jìn)行采樣，并恢復(fù)所傳輸?shù)谋忍?。如在此的描述，CDR電路112以波特率進(jìn)行操作，而不是對(duì)輸入的符號(hào)流進(jìn)行過采樣。因此，CDR電路112相比于過采樣CDR電路節(jié)省了功率。圖2是一框圖，其描繪了接收器110的實(shí)施例。接收器110包括模擬前端(AFE)202、判決反饋均衡器(DFE)204、CDR112、相位插值器206、鎖相環(huán)路(PLL)208、時(shí)鐘緩沖器210和判決適應(yīng)電路212。AFE202包括輸入，該輸入可操作成從信道116接收模擬輸入信號(hào)。信道116降低了傳輸模擬信號(hào)的信號(hào)質(zhì)量。信道插入損耗即為模擬信號(hào)中與頻率有關(guān)的信號(hào)功率下降。當(dāng)信號(hào)經(jīng)過傳輸線時(shí)，模擬信號(hào)的高頻分量比低頻分量衰減更多。一般而言，信道插入損耗隨著頻率的增加而增加。模擬信號(hào)中的信號(hào)脈沖能量在信道116上傳播時(shí)，可以從某一符號(hào)周期擴(kuò)散至另一個(gè)符號(hào)周期。所產(chǎn)生的失真被稱為符號(hào)間干擾(ISI)。一般而言，ISI隨著通信系統(tǒng)速度的增加而變得更為嚴(yán)重。AFE202可以包括各種模擬電路，例如連續(xù)時(shí)間線性均衡器(CTLE)電路、自動(dòng)增益控制(AGC)電路等等。AFE202的輸出提供了模擬信號(hào)(表示為r(t)，其中t表示時(shí)間)。DFE204的輸入被耦接至AFE202的輸出，以接收模擬信號(hào)r(t)。DFE204包括多個(gè)限幅器205，限幅器205可操作成對(duì)模擬信號(hào)r(t)進(jìn)行采樣。限幅器205使用時(shí)鐘緩沖器210提供的采樣時(shí)鐘(時(shí)鐘)對(duì)模擬信號(hào)進(jìn)行采樣。每個(gè)限幅器205均以波特率(符號(hào)率)進(jìn)行操作。DFE204針對(duì)每個(gè)符號(hào)(k)輸出四種采樣流，包括數(shù)據(jù)采樣(dk)流、誤差采樣(ek)流、偏移誤差采樣(ek’)流以及一個(gè)或多個(gè)額外的采樣(xk)流。數(shù)據(jù)采樣dk提供估計(jì)的輸出符號(hào)。判決適應(yīng)電路212包括用于接收誤差采樣ek、數(shù)據(jù)采樣dk和采樣xk的輸入。判決適應(yīng)電路212基于輸入的采樣來計(jì)算DFE204的系數(shù)。DFE204和判決適應(yīng)電路212可操作成對(duì)模擬信號(hào)進(jìn)行均衡，以補(bǔ)償后游標(biāo)的ISI。在下面會(huì)討論偏移誤差采樣ek’和額外的采樣xk。CDR112的輸入被耦接至DFE204的輸出，以接收數(shù)據(jù)采樣dk和偏移誤差采樣ek’。CDR112基于數(shù)據(jù)采樣dk和偏移誤差采樣ek’生成每個(gè)符號(hào)的采樣相位值。在一個(gè)實(shí)施例中，CDR112可以使用Mueller-Muller算法來生成采樣相位值。相位插值器206的輸入被耦接至CDR112的輸出，以接收采樣相位。相位插值器206的另一輸入被耦接至PLL208的輸出，以接收時(shí)鐘信號(hào)。相位插值器206基于CDR112輸出的采樣相位值，調(diào)整來自PLL208的時(shí)鐘信號(hào)的相位。時(shí)鐘緩沖器210的輸入被耦接至相位插值器206的輸出，以接收相位經(jīng)調(diào)整的時(shí)鐘信號(hào)。如下文所討論的那樣，時(shí)鐘緩沖器210輸出多個(gè)時(shí)鐘。CDR112使用偏移誤差采樣ek’進(jìn)行操作，而不是判決適應(yīng)電路212所使用的誤差采樣ek來進(jìn)行操作。DFE204通過對(duì)第一后游標(biāo)的系數(shù)(h1)進(jìn)行偏移(在h1中產(chǎn)生偏移量)，確定偏移誤差采樣ek’。具有偏移的第一后游標(biāo)系數(shù)在這里被稱為h’1。在一些實(shí)施例中，h’1可以是固定值。在其它實(shí)施例中，h’1可以進(jìn)行適應(yīng)性調(diào)整，以使得CDR112可以鎖定在脈沖響應(yīng)的中心附近。限幅器205可以使用相對(duì)于數(shù)據(jù)采樣器相位具有兩個(gè)相位偏移的時(shí)鐘符號(hào)對(duì)模擬信號(hào)進(jìn)行采樣，以生成額外的采樣xk。相位偏移與單位間隔(UI)相比可以很小，并且可以使用時(shí)鐘緩沖器210內(nèi)的緩沖延遲來實(shí)現(xiàn)相位偏移。如下文所討論的那樣，判決適應(yīng)電路212可以使用額外的采樣xk來調(diào)節(jié)h1’，其中該額外的采樣xk是通過使用偏移相位時(shí)鐘來生成的。圖7A是圖表702，其描繪了沒有DFE的脈沖響應(yīng)和MM-CDR鎖定場(chǎng)景。圖表702包括表示時(shí)間的軸704，其中從左往右時(shí)間(以任意單位)增加，并且包括表示量值的軸706，其中從下往上量值(以任意單位)增大。曲線708顯示了脈沖響應(yīng)，并且連同顯示了第一前游標(biāo)系數(shù)h-1、主游標(biāo)系數(shù)h0和第一后游標(biāo)系數(shù)h1的位置。MM-CDR適應(yīng)的代價(jià)函數(shù)是ekdk+1-ek+1dk(等式1)，其中dk是接收到的第k個(gè)數(shù)據(jù)采樣，ek是接收到的第k個(gè)誤差采樣。第k個(gè)誤差采樣可以被定義成：其中hl是信道的第I個(gè)脈沖響應(yīng)系數(shù)。在統(tǒng)計(jì)上，代價(jià)函數(shù)等價(jià)于h-1–h1，并且MM-CDR使第一前游標(biāo)系數(shù)和第一后游標(biāo)系數(shù)之間的差值趨于零。圖7B是圖表710，其描繪了在具有DFE但沒有偏移的情況下的脈沖響應(yīng)和MM-CDR鎖定場(chǎng)景。圖7B中與圖7A的元素相同和近似的元素如上文所述，并且采用相同的參考數(shù)字來表示。在有DFE的情況下，第一后游標(biāo)系數(shù)h1遠(yuǎn)離了誤差信號(hào)，并且誤差變成了：在統(tǒng)計(jì)上，代價(jià)函數(shù)等價(jià)于h-1。所以在有DFE的情況下，MM-CDR使第一前游標(biāo)系數(shù)等于零。這會(huì)使得收斂鎖定位置過早地出現(xiàn)，如圖7B所示。圖7C是圖表714，其根據(jù)一個(gè)實(shí)施例描繪了在具有偏移DFE情況下的脈沖響應(yīng)和MM-CDR鎖定場(chǎng)景。圖7C中與圖7A的元素相同和近似的元素如上文所述，并且采用相同的參考數(shù)字來表示。通過對(duì)CDR112所使用的誤差采樣進(jìn)行偏移，可以修改Mueller-Muller代價(jià)函數(shù)，從而使得CDR112能夠被鎖定在任何相位上。例如，不是完全地消除第一后游標(biāo)系數(shù)h1，而是僅消除該第一后游標(biāo)系數(shù)的一部分，如h’1指示。在這種情況下，誤差變成了：在統(tǒng)計(jì)上，代價(jià)函數(shù)變成了h-1-(h1-h′1)＝h-1-Δh1，其中Δh1是殘余的第一后游標(biāo)系數(shù)，其沒有被從偏移誤差采樣中消除。因此，CDR112的鎖定相位變成了h-1＝Δh1，也就是脈沖響應(yīng)的中心，如圖7C所示。進(jìn)一步地，可以適應(yīng)性調(diào)整偏移的第一后游標(biāo)系數(shù)h’-1，從而使得CDR112能夠維持對(duì)持脈沖響應(yīng)的中心的鎖定。圖3是框圖，其描繪了DFE204和判決適應(yīng)電路212的實(shí)施例。DFE204包括求和器303、反饋通路305和限幅器205。限幅器205包括數(shù)據(jù)限幅器302、偏移誤差限幅器304、誤差限幅器306以及一個(gè)或多個(gè)限幅器308。判決適應(yīng)電路212包括適應(yīng)邏輯310、適應(yīng)邏輯312以及適應(yīng)邏輯312。求和器303的輸入從AFE202接收模擬信號(hào)r(t)，求和器303的另一輸入被耦接至反饋通路305的輸出。求和器303將模擬信號(hào)r(t)與反饋通路305的輸出求和，以生成模擬信號(hào)y(t)。模擬信號(hào)y(t)被耦接至限幅器302至308中的每一個(gè)。數(shù)據(jù)限幅器302的輸入被耦接至求和器303的輸出，以接收模擬信號(hào)y(t)?；诘谝缓笥螛?biāo)系數(shù)h1來設(shè)定數(shù)據(jù)限幅器302的閾值。在本實(shí)施例中，DFE204包括推測(cè)的或“預(yù)見性的”架構(gòu)。在推測(cè)的架構(gòu)中，第一抽頭(h1)是“未展開的(unrolled)”，并且被從反饋通路305中移除。推測(cè)型DFE背后的基本概念是：每個(gè)符號(hào)均是邏輯“0”或邏輯“1”，并且兩種可能性的判決閾值均是已知的。因此，數(shù)據(jù)限幅器302使用兩個(gè)單獨(dú)的判決閾值h1和–h1為并行采樣通路上的每個(gè)符號(hào)做出兩個(gè)單獨(dú)的判決。并行的采樣通路被多路復(fù)用，從而基于在先前被選擇的判決來選擇“正確的”判決。數(shù)據(jù)限幅器302根據(jù)由時(shí)鐘緩沖器210輸出的時(shí)鐘信號(hào)(clk)對(duì)信號(hào)y(t)進(jìn)行采樣，以生成數(shù)據(jù)采樣dk。偏移誤差限幅器304的輸入被耦接至求和器303的輸出，以接收模擬信號(hào)y(t)?；谥饔螛?biāo)系數(shù)h0和偏移的第一后游標(biāo)系數(shù)h’1的組合來設(shè)定偏移誤差限幅器304的閾值。偏移誤差限幅器304可以使用由h0和h’1的組合所生成的判決閾值，在并行的判決通路上生成分別的采樣。并行的采樣通路被多路復(fù)用，從而基于先前的數(shù)據(jù)采樣來選擇“正確的”偏移誤差。偏移誤差限幅器304根據(jù)時(shí)鐘信號(hào)clk對(duì)信號(hào)y(t)進(jìn)行采樣，以生成偏移誤差采樣ek’。誤差限幅器306的輸入被耦接至求和器303的輸出，以接收模擬信號(hào)y(t)?；谥饔螛?biāo)系數(shù)h0和第一后游標(biāo)系數(shù)h1的組合來設(shè)定誤差限幅器306的閾值。誤差限幅器306可以使用由h0和h1的組合生成的判決閾值，在并行的判決通路上生成分別的采樣。并行的采樣通路被多路復(fù)用，從而基于先前的數(shù)據(jù)采樣來選擇“正確的”誤差。誤差限幅器306根據(jù)時(shí)鐘信號(hào)clk對(duì)信號(hào)y(t)進(jìn)行采樣，以生成誤差采樣ek。限幅器308的輸入被耦接至求和器303的輸出，以接收模擬信號(hào)y(t)。在一些實(shí)施例中，提供了一個(gè)限幅器308。在其他實(shí)施例中，提供了兩個(gè)限幅器308?；谥饔螛?biāo)系數(shù)h0和第一后游標(biāo)系數(shù)h1的組合來設(shè)定每個(gè)限幅器308的閾值。每個(gè)限幅器308均可以使用由h0和h1的組合而生成的判決閾值，在并行的判決通路上生成分別的采樣。并行的采樣通路被多路復(fù)用，從而基于先前的數(shù)據(jù)采樣來選擇“正確的”值。每個(gè)限幅器308均可以根據(jù)時(shí)鐘信號(hào)對(duì)信號(hào)y(t)進(jìn)行采樣，其中該時(shí)鐘信號(hào)相較于時(shí)鐘信號(hào)clk具有相位偏移。在一個(gè)實(shí)施例中，一個(gè)限幅器308可以使用時(shí)鐘信號(hào)clk_L(早于clk)或者時(shí)鐘信號(hào)clk_R(遲于clk)對(duì)y(t)進(jìn)行采樣。在另一實(shí)施例中，第一限幅器308可以使用時(shí)鐘信號(hào)clk_L對(duì)y(t)進(jìn)行采樣，第二限幅器可以使用clk_R對(duì)y(t)進(jìn)行采樣?？梢杂蓵r(shí)鐘緩沖器210生成時(shí)鐘信號(hào)clk_L和clk_R。clk_L和clk_R中的每一個(gè)的相位偏移均可以小于UI周期。判決適應(yīng)電路212為DFE204所使用的脈沖響應(yīng)系數(shù)生成多個(gè)值。適應(yīng)邏輯310的輸入可以接收數(shù)據(jù)采樣和誤差采樣。適應(yīng)邏輯310使用任何已知的算法為主游標(biāo)系數(shù)和第一后游標(biāo)系數(shù)計(jì)算數(shù)值，其中這些算法適合于生成DFE的脈沖響應(yīng)系數(shù)。適應(yīng)邏輯312的輸入從限幅器308接收采樣xk。適應(yīng)邏輯312基于提前的時(shí)鐘clk_L、延遲的時(shí)鐘clk_R或者兩者，為主游標(biāo)系數(shù)h0計(jì)算數(shù)值，該數(shù)值可以稱為h0L和h0R。適應(yīng)邏輯312的輸入可以接收主游標(biāo)系數(shù)h0、第一后游標(biāo)系數(shù)h1以及系數(shù)h0L和/或h0R。適應(yīng)邏輯312基于下述的算法為偏移的第一后游標(biāo)系數(shù)h’1計(jì)算數(shù)值。判決適應(yīng)電路212還可以使用任何已知的自適應(yīng)算法來生成第二、第三、第四等等后游標(biāo)系數(shù)，以供反饋通路305使用。圖7D是圖表718，其根據(jù)實(shí)施例描繪了在具有偏移DFE的情況下更為詳細(xì)的脈沖響應(yīng)和MM-CDR鎖定場(chǎng)景。圖7中與圖7A的元素相同和近似的元素如上文所述，并且采用相同的參考數(shù)字來表示。假設(shè)提供的兩個(gè)限幅器308分別基于clk_L和clk_R進(jìn)行采樣。兩個(gè)限幅器308具有相對(duì)于數(shù)據(jù)采樣器相位的相位偏移△t1和△t2。相位偏移△t1和△t2相對(duì)于UI來說很小。限幅器308的輸出可以被用于在這兩個(gè)采樣相位上生成脈沖響應(yīng)h0L和h0R的量值。表1顯示了由適應(yīng)邏輯312使用以對(duì)h’1進(jìn)行適應(yīng)性調(diào)整的示例性算法。表1條件h0L>h0Rh0L>h0Rh0L>h0R鎖定相位延遲提前中心為h’1投票增量減量不投票如表1所示，如果h0L>h0R，那么鎖定相位是延遲的，并且適應(yīng)邏輯312增加了h’1的數(shù)值。如果h0L<h0R，那么鎖定相位是提前的，并且適應(yīng)邏輯312減小了h’1的數(shù)值。如果h0L＝h0R，那么鎖定相位位于中心，并且適應(yīng)邏輯312維持h’1的數(shù)值。在一些實(shí)施例中，可以僅使用一個(gè)限幅器308。表2顯示了由適應(yīng)邏輯312使用以僅基于一個(gè)限幅器308適應(yīng)性調(diào)整h’1的示例性算法。表2條件h0>h0Rh0<h0Rh0＝h0R鎖定相位延遲提前中心為h’1投票增量減量不投票如表2所示，假設(shè)基于時(shí)鐘信號(hào)clk_R(延遲的時(shí)鐘信號(hào))僅使用了一個(gè)限幅器308。如果h0>h0R，那么鎖定相位是延遲的，并且適應(yīng)邏輯312增加了h’1的數(shù)值。如果h0<h0R，那么鎖定相位是提前的，并且適應(yīng)邏輯312減小了h’1的數(shù)值。如果h0＝h0R，那么鎖定相位位于中心，并且適應(yīng)邏輯312維持h’1的數(shù)值。基于時(shí)鐘信號(hào)clk_L(提前的時(shí)鐘信號(hào))，僅使用一個(gè)限幅器308可以實(shí)現(xiàn)相似的算法。圖4A是框圖，其描繪了用于推測(cè)型DFE的數(shù)據(jù)限幅器302的實(shí)施例。數(shù)據(jù)限幅器302包括限幅器電路402、限幅器電路404、多路復(fù)用器406和延遲電路408。限幅器電路402和404分別基于時(shí)鐘信號(hào)clk對(duì)模擬信號(hào)y(t)進(jìn)行采樣。基于–h1來設(shè)定限幅器402的判決閾值，基于h1來設(shè)定限幅器404的判決閾值。限幅器402和404的輸出被耦接至多路復(fù)用器406的輸入。多路復(fù)用器406的控制輸入可以接收數(shù)據(jù)采樣dk。多路復(fù)用器406的輸出被耦接至延遲電路408的輸入。延遲電路408的輸出提供數(shù)據(jù)采樣dk。圖4B是框圖，其描繪了用于推測(cè)型DFE的偏移誤差限幅器304的實(shí)施例。偏移誤差限幅器304包括限幅器電路410、412、414和416。限幅器電路410至416分別基于時(shí)鐘信號(hào)clk對(duì)模擬信號(hào)y(t)進(jìn)行采樣?？梢曰趆0+h’1來設(shè)定限幅器電路410的判決閾值?？梢曰?h0+h’1來設(shè)定限幅器電路412的判決閾值?？梢曰趆0-h’1來設(shè)定限幅器電路414的判決閾值?？梢曰?h0-h’1來設(shè)定限幅器電路416的判決閾值。限幅器電路410和412的輸出被耦接至多路復(fù)用器418的輸入。限幅器電路414和416的輸出被耦接至多路復(fù)用器420的輸入。多路復(fù)用器418和420的控制輸入可以接收數(shù)據(jù)采樣dk。多路復(fù)用器418的輸出被耦接至延遲電路422的輸入。多路復(fù)用器420的輸出被耦接至延遲電路424的輸入。多路復(fù)用器426的輸入被分別耦接至延遲電路422和424的輸出。多路復(fù)用器426的控制輸入可以接收數(shù)據(jù)采樣dk。多路復(fù)用器426的輸出提供了偏移誤差采樣ek’。圖4C是框圖，其描繪了用于推測(cè)型DFE的誤差限幅器306的實(shí)施例。誤差限幅器306包括限幅器電路428、430、432和434。限幅器電路428至434分別基于時(shí)鐘信號(hào)clk對(duì)模擬信號(hào)y(t)進(jìn)行采樣?？梢曰趆0+h’1來設(shè)定限幅器電路428的判決閾值?？梢曰?h0+h’1來設(shè)定限幅器電路430的判決閾值?？梢曰趆0-h’1來設(shè)定限幅器電路432的判決閾值?？梢曰?h0-h’1來設(shè)定限幅器電路434的判決閾值。限幅器電路428和430的輸出被耦接至多路復(fù)用器436的輸入。限幅器電路432和434的輸出被耦接至多路復(fù)用器438的輸入。多路復(fù)用器436和438的控制輸入可以接收數(shù)據(jù)采樣dk。多路復(fù)用器436的輸出被耦接至延遲電路440的輸入。多路復(fù)用器438的輸出被耦接至延遲電路442的輸入。多路復(fù)用器444的輸入被分別耦接至延遲電路440和442的輸出。多路復(fù)用器444的控制輸入可以接收數(shù)據(jù)采樣dk。多路復(fù)用器444的輸出提供了誤差采樣ek。圖4D是框圖，其描繪了用于推測(cè)型DFE的限幅器308的實(shí)施例。在該實(shí)施例中，限幅器308包括限幅器308-1和限幅器308-2。限幅器308-1基于提前的時(shí)鐘clk_L進(jìn)行操作，而限幅器308-2基于延遲的時(shí)鐘clk_R進(jìn)行操作。限幅器308-1包括限幅器電路446和限幅器電路448。限幅器電路446和448分別基于提前的時(shí)鐘信號(hào)clk_L對(duì)模擬信號(hào)y(t)進(jìn)行采樣?？梢曰趆0–h1來設(shè)定限幅器電路446的判決閾值，并且可以基于–h0+h1來設(shè)定限幅器電路448的判決閾值。限幅器電路446和448的輸出分別被耦接至延遲電路450和452的輸入。延遲電路450和452的輸出分別被耦接至延遲電路454和456的輸入。延遲電路454和456的輸出被耦接至多路復(fù)用器458的輸入。多路復(fù)用器458的控制輸入可以接收數(shù)據(jù)采樣dk。多路復(fù)用器458的輸出基于提前的時(shí)鐘提供了采樣x_Lk。限幅器308-2包括限幅器電路460和限幅器電路462。限幅器電路460和462分別基于延遲的時(shí)鐘信號(hào)clk_R對(duì)模擬信號(hào)y(t)進(jìn)行采樣。可以基于h0–h1來設(shè)定限幅器電路460的判決閾值，并且可以基于–h0+h1來設(shè)定限幅器電路462的判決閾值。限幅器電路460和462的輸出分別被耦接至延遲電路464和466的輸入。延遲電路464和466的輸出分別被耦接至延遲電路468和470的輸入。延遲電路468和470的輸出被耦接至多路復(fù)用器472的輸入。多路復(fù)用器472的控制輸入可以接收數(shù)據(jù)采樣dk。多路復(fù)用器472的輸出基于延遲的時(shí)鐘提供了采樣x_Rk。圖5是根據(jù)一個(gè)實(shí)施例描繪了用于接收器的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)的方法500的流程圖。方法500可以由上面描述的接收器110實(shí)現(xiàn)。方法500開始于方框502，其中數(shù)據(jù)限幅器302以一波特率由接收信號(hào)生成數(shù)據(jù)采樣。在方框504，偏移誤差限幅器304以波特率由接收信號(hào)生成偏移誤差采樣。在方框506，誤差限幅器306以波特率由接收信號(hào)生成誤差采樣。在方框508，CDR112基于數(shù)據(jù)采樣和偏移誤差采樣，控制數(shù)據(jù)限幅器302、偏移誤差限幅器304以及誤差限幅器306的采樣時(shí)鐘。方框508可以包括方框510，其中CDR112使得代價(jià)函數(shù)最小化，該代價(jià)函數(shù)由第一前游標(biāo)系數(shù)和殘余系數(shù)之間的差值定義，該殘余系數(shù)包括第一后游標(biāo)系數(shù)和偏移的第一后游標(biāo)系數(shù)之間的差值。方框504包括方框512，其中偏移誤差限幅器304基于主游標(biāo)系數(shù)和偏移的第一后游標(biāo)系數(shù)的組合來設(shè)定其閾值。方框506包括方框514，其中誤差限幅器306基于主游標(biāo)系數(shù)和第一后游標(biāo)系數(shù)的組合來設(shè)定自身的閾值。在一個(gè)實(shí)施例中，方法500還包括方框516，其中限幅器308基于相移時(shí)鐘，以波特率由接收的信號(hào)生成采樣，其中相移時(shí)鐘具有相對(duì)于采樣時(shí)鐘的相位移動(dòng)。在方框518，判決適應(yīng)電路212可以使用來自限幅器308的采樣以適應(yīng)性調(diào)整偏移的第一后游標(biāo)系數(shù)，其中偏移的第一后游標(biāo)系數(shù)被用于生成CDR電路112所使用的偏移誤差采樣。雖然上面描述了具體的實(shí)施例，但是本申請(qǐng)中描述的技術(shù)可以被應(yīng)用于其它實(shí)施例。例如，雖然描述的是推測(cè)型DFE，但是本申請(qǐng)中描述的技術(shù)能夠與直接反饋型DFE一起使用。雖然示出的DFE處理的是由AFE輸出的模擬信號(hào)，但是在其它實(shí)施例中，模數(shù)轉(zhuǎn)換器(ADC)可以被設(shè)置在AFE和DFE之間并且DFE可以對(duì)數(shù)字信號(hào)進(jìn)行操作。進(jìn)一步地，使用偏移來控制CDR的定時(shí)位置的這種技術(shù)，可以與DFE或者不與DFE一起應(yīng)用，或者可以被應(yīng)用于任何多抽頭的DFE架構(gòu)內(nèi)。雖然上面描述了具體的代價(jià)函數(shù)，但是本申請(qǐng)中描述的技術(shù)也可以與使其它的代價(jià)函數(shù)最小化的CDR一起使用?？梢栽谂渲迷贗C(例如FPGA)內(nèi)的串行的接收器或收發(fā)器中使用本申請(qǐng)中描述的CDR系統(tǒng)。圖6展示了FPGA架構(gòu)600，其包括大量不同的可編程片，這些可編程片包括下面的這些可編程片，包括多千兆位收發(fā)器(“MGT”)601、可配置邏輯模塊(“CLB”)602、隨機(jī)存取存儲(chǔ)器模塊(“BRAM”)603、輸入/輸出模塊(“IOB”)604、配置邏輯和時(shí)鐘邏輯(“CONFIG/CLOCKS”)605、數(shù)字信號(hào)處理模塊(“DSP”)606、專用輸入/輸出模塊(“I/O”)607(例如，配置端口和時(shí)鐘端口)，以及其他可編程邏輯608，例如數(shù)字時(shí)鐘管理器、模數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)控邏輯等。一些FPGA還包括專用處理器模塊(“PROC”)610。在一些FPGA中，每個(gè)可編程片包括至少一個(gè)可編程互連元件(“INT”)611，可編程互連元件611在相同的片之內(nèi)與可編程邏輯元件的輸入輸出端子620進(jìn)行連接，如圖6頂部包括的示例所示。每個(gè)可編程互連元件611也包括與在相同的片或者其他的片之內(nèi)的相鄰可編程互連元件的互連段622進(jìn)行連接。每個(gè)可編程互連元件611也包括與在邏輯模塊(未顯示)之間的通用路由資源的互連段624進(jìn)行連接。通用路由資源可以包括位于邏輯模塊(未顯示)之間的路由通道，路由通道包括互連段的通路(例如，互連段624)以及用于連接互連段的開關(guān)模塊(未顯示)。通用路由資源的互連段(例如，互連段624)可以跨越一個(gè)或多個(gè)邏輯模塊?？删幊袒ミB元件611與通用路由資源合起來一起為展示的FPGA執(zhí)行可編程互連結(jié)構(gòu)(“可編程互連”)。在示例性的實(shí)施方式中，CLB602可以包括可配置邏輯元件(“CLE”)612，可配置邏輯元件612可以被編碼成執(zhí)行用戶邏輯加單個(gè)可編程互連元件(“INT”)611。除了包括一個(gè)或多個(gè)可編程互連元件之外，BRAM603還可以包括BRAM邏輯元件(“BRL”)613。通常，片內(nèi)包括的互連元件的數(shù)量取決于片的高度。在圖示的實(shí)施例中，BRAM片具有的高度與5個(gè)CLB的高度相同，但是也可以使用其它的數(shù)量(例如，4個(gè))。除了包括合理數(shù)量的可編程互連元件之外，DSP片606可以包括DSP邏輯元件(“DSPL”)614。除了可編程互連元件611的一個(gè)實(shí)例之外，IOB604可以包括，例如，輸入/輸出邏輯元件(“IOL”)615的兩個(gè)實(shí)例。本領(lǐng)域的技術(shù)人員十分清楚，諸如被連接至I/O邏輯元件615的實(shí)際的I/O壓焊點(diǎn)，通常不會(huì)被局限于輸入/輸出邏輯元件615的區(qū)域。在圖示的實(shí)施例中，在裸片中部附近的水平區(qū)域(圖6所示)被用于配置邏輯、時(shí)鐘邏輯以及其它控制邏輯。從該水平區(qū)域或水平欄延伸出來的垂直欄609被用于橫跨FPGA的寬度來分配時(shí)鐘信號(hào)和配置信號(hào)。利用圖6中所示架構(gòu)的一些FPGA可以包括額外的邏輯模塊，這些額外的邏輯模塊會(huì)打亂組成了FPGA中的一大部分的規(guī)則列式結(jié)構(gòu)。額外的邏輯模塊可以是可編程模塊和/或?qū)Ｓ眠壿?。例如，處理器模塊610可以跨越CLB和BRAM的幾欄。處理器模塊610可以包括各種部件，這些部件的范圍可以從單個(gè)微處理器到由微處理器、存儲(chǔ)控制器、外圍設(shè)備等組成的完整可編程處理系統(tǒng)。需要注意的是，圖6僅意圖展示示例性的FPGA架構(gòu)。例如，一行中邏輯模塊的數(shù)量、行的相對(duì)寬度、行的數(shù)量和順序、行中包括的邏輯模塊的類型、邏輯模塊的相對(duì)大小以及圖6的頂部包括的互連/邏輯實(shí)施方式都僅僅是示例性的。例如，在實(shí)際的FPGA中，無論CLB出現(xiàn)在哪里，通常包括不止一相鄰行的CLB，以促進(jìn)用戶邏輯的高效實(shí)現(xiàn)，但是相鄰CLB行的數(shù)量隨FPGA的整體大小而變化。在一個(gè)實(shí)施例中，一個(gè)或多個(gè)MGT601中可以包括接收器110的實(shí)例。雖然上述內(nèi)容涉及特定的實(shí)施例，但是在沒有背離其基本范圍的情況下，可以設(shè)想出其他的實(shí)施例和進(jìn)一步的實(shí)施例，而其范圍由權(quán)利要求確定。當(dāng)前第1頁(yè)1 2 3