本發(fā)明涉及一種基于多相位鎖相環(huán)的像素時鐘產(chǎn)生電路，特別是涉及到一種基于從外部輸入的視頻信號而在內(nèi)部產(chǎn)生與之適應(yīng)的像素時鐘的電路。

背景技術(shù)：

在視頻信號中，無論是NTSC、PAL制式的標(biāo)清視頻，還是目前常用的VGA～UXGA、720p、1080p、2K、4K等高清視頻，都需要通過顯示設(shè)備(如CRT、LCD液晶平板、LED發(fā)光二極管、投影儀等)將其顯示成人們視覺感官可以識別的圖像，這些不同類別的視頻信號格式，有其共同的參數(shù)：幀頻、行頻、分辨率、像素時鐘頻率，國際電信聯(lián)盟(ITU)以及VESA組織將這些參數(shù)值進(jìn)行了不同的定義，便構(gòu)成了不同分辨率、不同制式的視頻信號。

為了將視頻圖像正確穩(wěn)定的顯示，視頻電路中常常需要產(chǎn)生最為關(guān)鍵的信號：像素時鐘，用于各個收發(fā)設(shè)備之間的視頻數(shù)據(jù)同步處理。一般情況下，像素時鐘產(chǎn)生電路通過對鎖相環(huán)路PLL進(jìn)行簡單的控制，重新生成跳動精度高的時鐘步信號，就能夠使顯示設(shè)備按照ITU/VESA標(biāo)準(zhǔn)所規(guī)定的方式，正確地顯示控制?，F(xiàn)有技術(shù)中，《一種視頻同步像素時鐘產(chǎn)生電路》發(fā)明專利號201010507051.5已經(jīng)揭示了一種像素時鐘產(chǎn)生電路，如圖1所示，類似的，常用的還有如圖2所示的電路。這些電路的共同點在于，數(shù)字控制信號與鎖相環(huán)的參考輸入構(gòu)成環(huán)路，通過一定的算法產(chǎn)生相位誤差，實時動態(tài)地調(diào)整VCO的控制電壓或電流，從而達(dá)到控制輸出的像素時鐘頻率。兩種類型的控制系統(tǒng)由于要實時動態(tài)對VCO進(jìn)行調(diào)整控制，高度地依賴鎖相環(huán)的性能，尤其是如圖2所示的電路，為了顯示高分辨率的圖像，鎖相環(huán)將幾十KHz至上百KHz行頻信號進(jìn)行倍頻，倍頻因子N可能高達(dá)兩千至數(shù)千倍，VCO的帶寬控制、噪聲及抖動控制、穩(wěn)定性、電源抑制比設(shè)計將是一項高度復(fù)雜的工程。另外，由于過多引入了模擬電路來構(gòu)成控制環(huán)路，電路對工藝的精度、溫漂也提出了更高的要求，不利于電路的移植。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種基于多相位鎖相環(huán)的像素時鐘產(chǎn)生電路，解決了現(xiàn)有技術(shù)中實時動態(tài)調(diào)整和控制壓控振蕩器的設(shè)計弊端，降低了鎖相環(huán)的設(shè)計難度，提升了整體系統(tǒng)的穩(wěn)定性。

本發(fā)明的目的是通過以下技術(shù)方案來實現(xiàn)的：一種基于多相位鎖相環(huán)的像素時鐘產(chǎn)生電路，包括：多相位鎖相環(huán)電路，接收晶體時鐘，并對所述晶體時鐘的時鐘頻率F_OSC進(jìn)行N倍頻得到壓控振蕩器的時鐘頻率F_VCO，并對所述時鐘頻率F_VCO產(chǎn)生2ⁿ個相位；視頻行長度提取電路，利用所述時鐘頻率F_VCO做觸發(fā)，實時提取視頻圖像每一行的視頻點數(shù)LineLength_VCO；相位轉(zhuǎn)換電路，結(jié)合預(yù)設(shè)的視頻點數(shù)LineLength_PIX，對視頻點數(shù)LineLength_VCO進(jìn)行相位映射；相位累加器，利用接收到的相位時鐘做觸發(fā)，對相位映射后的控制字進(jìn)行累加更新；多相位時鐘選擇器，利用累加更新后的控制字進(jìn)行相位選擇，輸出對應(yīng)的相位時鐘；時鐘分頻器，對所述相位時鐘進(jìn)行二分頻，輸出像素時鐘。

所述多相位鎖相環(huán)電路包括順次連接的鑒頻鑒相器、電荷泵、低通濾波器、壓控振蕩器和倍頻器，倍頻器的輸出端與鑒頻鑒相器的第一輸入端連接，鑒頻鑒相器的第二輸入端接收晶體時鐘的時鐘頻率F_OSC，壓控振蕩器的另一個輸出端輸出時鐘頻率F_VCO。

對所述晶體時鐘的時鐘頻率F_OSC進(jìn)行N倍頻得到壓控振蕩器的時鐘頻率F_VCO中，N的值小于16。

對所述時鐘頻率F_VCO產(chǎn)生的相位的數(shù)量為16、32或64。

相位累加器的累加輸出數(shù)據(jù)ACCUM_BUF的位寬為2ⁿ位，所述累加輸出數(shù)據(jù)ACCUM_BUF由n位的整數(shù)部分和(2ⁿ-n)位的小數(shù)部分組成，相位累加器輸出到多相位時鐘選擇器的控制信號SEL為累加輸出數(shù)據(jù)ACCUM_BUF的整數(shù)部分。

本發(fā)明的有益效果是：本發(fā)明中提供一種基于多相位鎖相環(huán)的像素時鐘產(chǎn)生電路，首先，鎖相環(huán)采用高精度的晶體時鐘做參考，而不是采用行同步信號做參考，因而其輸入?yún)⒖嫉亩秳哟蟠蠼档?；其次，鎖相環(huán)對參考時鐘倍頻數(shù)低，且無動態(tài)實時調(diào)整，利于片內(nèi)集成RC電路，而無需片外RC電路，有利于降低板級系統(tǒng)成本；最后，采用視頻行長度映射為相位控制的方式，邏輯門電路規(guī)模小，相位反饋速度快，便于快速調(diào)整像素時鐘頻率。

附圖說明

圖1為現(xiàn)有技術(shù)中視頻同步像素時鐘產(chǎn)生電路的一個示意框圖；

圖2為現(xiàn)有技術(shù)中將復(fù)合同步SOG或行同步Hsync直接N倍頻產(chǎn)生像素時鐘的框圖；

圖3為本發(fā)明的一個實施例的框圖；

圖4為一張視頻圖像在二維空間中的顯示示意圖；

圖5為本發(fā)明的一個實施例中產(chǎn)生的最大像素時鐘波形圖；

圖6為本發(fā)明的一個實施例中產(chǎn)生的最小像素時鐘波形圖；

圖7為本發(fā)明的一個實施例中像素時鐘曲線圖；

圖8為本發(fā)明中相位累加器的一個實施例的示意圖；

圖9為本發(fā)明的一個實施例中行長度的示意圖。

具體實施方式

下面結(jié)合附圖進(jìn)一步詳細(xì)描述本發(fā)明的技術(shù)方案，但本發(fā)明的保護(hù)范圍不局限于以下所述。

如圖3所示，一種基于多相位鎖相環(huán)的像素時鐘產(chǎn)生電路，包括多相位鎖相環(huán)電路、視頻行長度提取電路、相位轉(zhuǎn)換電路、相位累加器、多相位時鐘選擇器和時鐘分頻器，所述多相位鎖相環(huán)電路、多相位時鐘選擇器和時鐘分頻器順次連接，所述視頻行長度提取電路、相位轉(zhuǎn)換電路和相位累加器順次連接，所述多相位鎖相環(huán)電路的輸出端還與視頻行長度提取電路的輸入端連接，相位累加器的輸出端與多相時鐘選擇器的輸入端連接，多相位時鐘選擇器的輸出端還與相位累加器的輸入端連接。

如圖4所示，圖像顯示設(shè)備自左向右按像素點水平掃描顯示一行視頻信號，自上向下按視頻行垂直掃描顯示一場或一幀視頻信號，因而圖像的刷新頻率F_V、行頻率F_H、每幀總行數(shù)VertLength、每行總點數(shù)LineLength_PIX與像素時鐘的時鐘頻率F_PIX存在一定的聯(lián)系。像素時鐘的時鐘頻率F_PIX也即每秒鐘顯示設(shè)備打印在顯示屏幕上的總像素點數(shù)量，可用如下公式表示：

F_PIX＝F_V*VertLength*LineLength_PIX

而F_H＝F_V*VertLength

因此：

F_PIX＝F_H*LineLength_PIX。

表1下表列舉了常用的視頻制式中上述參數(shù)的具體值。

表1常用的視頻制式中的部分參數(shù)值

所述多相位鎖相環(huán)電路，接收晶體時鐘，并對所述晶體時鐘的時鐘頻率F_OSC進(jìn)行N(一般情況下，N的值小于16)倍頻得到壓控振蕩器的時鐘頻率F_VCO，并對所述時鐘頻率F_VCO產(chǎn)生2ⁿ個相位。產(chǎn)生的相位越多，像素時鐘的時鐘頻率精度越高，相應(yīng)的，多相位鎖相環(huán)電路的工作頻率越高，實現(xiàn)難度越大，功耗越大。根據(jù)系統(tǒng)的不同要求，n通?？梢栽O(shè)置4、5、6，對應(yīng)地，時鐘頻率F_VCO的相位為16、32、64個相位。時鐘頻率F_VCO的相鄰兩個相位間的時間間隔為：

$\mathrm{\Δ}=\frac{1}{2^n*F_{VCO}}$

式中：2ⁿ-對所述時鐘頻率F_VCO產(chǎn)生的相位個數(shù)；F_VCO-壓控振蕩器的時鐘頻率。

所述多相位鎖相環(huán)電路包括順次連接的鑒頻鑒相器、電荷泵、低通濾波器、壓控振蕩器和倍頻器，倍頻器的輸出端與鑒頻鑒相器的第一輸入端連接，鑒頻鑒相器的第二輸入端接收晶體時鐘的時鐘頻率F_OSC，壓控振蕩器的另一個輸出端輸出時鐘頻率F_VCO。

所述多相位時鐘選擇器，利用累加更新后的控制字進(jìn)行相位選擇，輸出對應(yīng)的相位時鐘。相位時鐘選擇器利用相位累加器更新后的控制字重新進(jìn)行相位選擇，并輸出相應(yīng)的相位時鐘用于相位累加器的下一次累加。

所述相位累加器，利用接收到的相位時鐘做觸發(fā)，對相位映射后的控制字進(jìn)行累加更新。

相位累加器每一次累加的步進(jìn)為ACC_IN，可以理解為每間隔ACC_IN個相位，時鐘選擇器輸出一個相位的時鐘沿，用于觸發(fā)相位累加器進(jìn)行累加，相應(yīng)地，這個時鐘沿用于時鐘分頻器進(jìn)行二分頻。因而像素時鐘的時鐘頻率為：

$F_{PIX}=\frac{1}{\mathrm{\Δ}*ACC\_IN}*\frac{1}{2}$

式中：Δ-時鐘頻率F_VCO的相鄰兩個相位間的時間間隔；ACC_IN-相位累加器每一次累加的步進(jìn)。

將Δ的值代入上述算式，可得：

$F_{PIX}=\frac{2^n*F_{VCO}}{2*ACC\_IN}$

為了說明像素時鐘的時鐘頻率F_PIX的頻率產(chǎn)生情況，對ACC_IN做舉例闡述：若ACC_IN＝1，此時對應(yīng)時鐘頻率F_PIX的最大值，如圖5所示時鐘波形圖。若ACC_IN＝2ⁿ，此時對應(yīng)時鐘頻率F_PIX的最小值，如圖6所示時鐘波形圖。

因而，時鐘頻率F_PIX與ACC_IN的關(guān)系曲線，如圖7所示。

相位累加器的具體結(jié)構(gòu)如圖8所示，相位累加器的累加輸出數(shù)據(jù)ACCUM_BUF的位寬為2ⁿ位，所述累加輸出數(shù)據(jù)ACCUM_BUF由n位的整數(shù)部分和(2ⁿ-n)位的小數(shù)部分組成，相位累加器輸出到多相位時鐘選擇器的控制信號SEL為累加輸出數(shù)據(jù)ACCUM_BUF的整數(shù)部分。

所述視頻行長度提取電路，利用所述時鐘頻率F_VCO做觸發(fā)，實時提取視頻圖像每一行的視頻點數(shù)LineLength_VCO。視頻行同步信號Hsync在時鐘頻率F_VCO的觸發(fā)下，計算每個視頻行的長度LineLength_VCO，LineLength_VCO的具體含義如圖9所示。在視頻信號源及其傳輸電纜處于惡劣不穩(wěn)定的環(huán)境下，這個LineLength_VCO數(shù)值常常會發(fā)生抖動，與顯示設(shè)備需要輸出的恒定LineLength_PIX存在一定的差異。通過輸入一行視頻的時間與輸出顯示一行視頻的時域等效關(guān)系，可得：

$\frac{1}{F_{VCO}}*{\mathrm{LineLength}}_{VCO}=\frac{1}{F_{PIX}}*{\mathrm{LineLength}}_{PIX}$

將代入上式，因而：

$ACC\_IN=2^{n-1}*\frac{{\mathrm{LineLength}}_{VCO}}{{\mathrm{LineLength}}_{PIX}}$

所述相位轉(zhuǎn)換電路，結(jié)合預(yù)設(shè)的視頻點數(shù)LineLength_PIX，對視頻點數(shù)LineLength_VCO進(jìn)行相位映射。相位轉(zhuǎn)換電路將ACC_IN的計算結(jié)果進(jìn)行相位轉(zhuǎn)換，產(chǎn)生2ⁿ位的相位控制字送入相位累加器

所述時鐘分頻器，對所述相位時鐘進(jìn)行二分頻，輸出像素時鐘。

本發(fā)明根據(jù)視頻行同步信號，采用穩(wěn)定的鎖相環(huán)時鐘計算行長度，結(jié)合視頻顯示標(biāo)準(zhǔn)的理想行長度，計算出相位累加的參數(shù)值，通過多相位時鐘的累加，再計算出相位時鐘選擇信號，最后產(chǎn)生符合視頻標(biāo)準(zhǔn)規(guī)定的像素時鐘。由此，使顯示設(shè)備能夠按標(biāo)準(zhǔn)規(guī)定的方式，正常輸出。

以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)理解本發(fā)明并非局限于本文所披露的形式，不應(yīng)看作是對其他實施例的排除，而可用于各種其他組合、修改和環(huán)境，并能夠在本文所述構(gòu)想范圍內(nèi)，通過上述教導(dǎo)或相關(guān)領(lǐng)域的技術(shù)或知識進(jìn)行改動。而本領(lǐng)域人員所進(jìn)行的改動和變化不脫離本發(fā)明的精神和范圍，則都應(yīng)在本發(fā)明所附權(quán)利要求的保護(hù)范圍內(nèi)。