本發(fā)明涉及一種E1接口業(yè)務(wù)處理的系統(tǒng)，尤其是一種多模式E1接口業(yè)務(wù)處理的系統(tǒng)，屬于通信技術(shù)領(lǐng)域。

背景技術(shù)：

E1接口是一種數(shù)字數(shù)據(jù)傳輸接口，物理/電氣特性的規(guī)范符合G.703協(xié)議,是目前國際上普遍采用的標準數(shù)字信號接口。在E1線路上能傳送2048kbit/s的信息，一個E1的幀長為256個bit，分為32個時隙，一個時隙為8個bit。E1有成幀、成復(fù)幀和不成幀三種方式。標準的E1接口使不同廠家的設(shè)備可以連接。

由于E1接口的通用性，使得E1線路上又承載了多種其他業(yè)務(wù)。例如G.703接口轉(zhuǎn)換器能完成E1接口與RS232,V.36,V.35接口之間的轉(zhuǎn)換，以太網(wǎng)轉(zhuǎn)E1設(shè)備、E1反復(fù)接設(shè)備能完成E1接口與以太網(wǎng)接口之間的轉(zhuǎn)換。在某些設(shè)備中還要實現(xiàn)E1接口與ATM接口、HDLC接口之間的轉(zhuǎn)換，甚至需要實現(xiàn)同時支持多路HDLC接口及PCM線路的混合E1接口。

常用的E1使用模式簡介如下：

1)PCM31工作模式：第0時隙用于同步；第1-31時隙共31個時隙，用于傳輸傳送31路用戶業(yè)務(wù)(一般為PCM話音)。

2)PCM30工作模式：第0時隙用于同步；第1-15時隙及第16-31時隙共30個時隙，用于傳輸傳送30路用戶業(yè)務(wù)(一般為PCM話音)；第16時隙傳輸信令，無CRC校驗。

3)結(jié)構(gòu)化HDLC工作模式：第0時隙用于同步，第1-32時隙傳輸HDLC數(shù)據(jù)，傳輸HDLC業(yè)務(wù)的具體有效時隙可靈活配置)。

4)非結(jié)構(gòu)化HDLC工作模式：32個時隙都用于傳輸HDLC數(shù)據(jù)。

5)E1混合方式：第0時隙用于同步，第1-32時隙同時傳輸數(shù)據(jù)、信令和話音，具體時隙分配可靈活配置。

由于E1接口在現(xiàn)實應(yīng)用中的復(fù)雜性，現(xiàn)實設(shè)備中往往只能針對某項特定使用方式提供功能，采用專用的E1接口芯片實現(xiàn)某個單模式的業(yè)務(wù)處理，缺乏靈活性更強的、適應(yīng)各種用途、具備高擴展性的設(shè)計模塊。

為了使E1接口設(shè)備可以在同一種E1接口物理介質(zhì)上，支持多種應(yīng)用模式，急需一種設(shè)計技術(shù)兼容實現(xiàn)多模式E1接口業(yè)務(wù)處理，而不是將各種業(yè)務(wù)模式的處理進行簡單的疊加。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的是為了解決上述現(xiàn)有技術(shù)的缺陷，提供了一種多模式E1接口業(yè)務(wù)處理的系統(tǒng)，該系統(tǒng)將傳統(tǒng)單模式的E1接口芯片進行替換，使用現(xiàn)場可編程邏輯FPGA器件，通過FPGA軟件實現(xiàn)多模式E1接口業(yè)務(wù)處理，并提供了一種E1模式寄存器設(shè)計，通過FPGA內(nèi)部的寄存器軟開關(guān)，方便而靈活地實現(xiàn)多模式E1的配置，此外還提供了FPGA自定義總線業(yè)務(wù)的擴展適配模塊，具備較強的可擴展性和廣泛的應(yīng)用推廣。

本發(fā)明的另一目的在于提供一種多模式E1接口業(yè)務(wù)處理的方法。

本發(fā)明的目的可以通過采取如下技術(shù)方案達到：

多模式E1接口業(yè)務(wù)處理的系統(tǒng)，包括現(xiàn)場可編程門陣列FPGA、微處理器CPU和E1接口前端硬件電路；

所述現(xiàn)場可編程門陣列FPGA包括多模式E1接口的FPGA基本處理單元，所述多模式E1接口的FPGA基本處理單元包括E1接口幀處理子單元和多模式E1主控處理子單元，所述E1接口幀處理子單元與E1接口前端硬件電路相連，所述多模式E1主控處理子單元分別與E1接口幀處理子單元、微處理器CPU相連；其中：

所述E1接口幀處理子單元，用于實現(xiàn)E1不成幀/成幀/復(fù)幀的幀處理；

所述多模式E1主控處理子單元，用于通過FPGA內(nèi)部的寄存器軟開關(guān)，對E1幀的32路時隙進行業(yè)務(wù)模式的標記，完成業(yè)務(wù)流數(shù)據(jù)的分類處理。

作為一種優(yōu)選方案，所述E1接口幀處理子單元包括E1幀接收模塊和E1幀發(fā)送模塊，所述E1幀接收模塊和E1幀發(fā)送模塊分別與多模式E1主控處理子單元相連；其中：

所述E1幀接收模塊，用于實現(xiàn)接收E1數(shù)據(jù)的幀格式解碼；

所述E1幀發(fā)送模塊，用于實現(xiàn)發(fā)送E1數(shù)據(jù)的幀格式編碼。

作為一種優(yōu)選方案，所述E1幀接收模塊包括E1接收線路解幀子模塊和E1數(shù)據(jù)提取子模塊，所述E1幀發(fā)送模塊包括E1發(fā)送線路組幀子模塊和E1數(shù)據(jù)封裝子模塊，所述E1數(shù)據(jù)提取子模塊和E1數(shù)據(jù)封裝子模塊分別與多模式E1主控處理子單元相連；其中：

所述E1接收線路解幀子模塊，用于完成E1不成幀/成幀/復(fù)幀的解幀處理，檢測并定位成幀/復(fù)幀情況下的幀頭同步時隙為第0時隙；

所述E1數(shù)據(jù)提取子模塊，用于完成E1接收幀32路時隙的數(shù)據(jù)提取，并送往多模式E1主控處理子單元進行相應(yīng)業(yè)務(wù)的分類處理；

所述E1發(fā)送線路組幀子模塊，用于完成E1不成幀/成幀/復(fù)幀的組幀發(fā)送處理，生成成幀/復(fù)幀情況下的第0時隙同步幀頭數(shù)據(jù)；

所述E1數(shù)據(jù)封裝子模塊，用于將各業(yè)務(wù)匯聚得到的時隙數(shù)據(jù)進行對應(yīng)時隙的封裝，送往E1發(fā)送線路組幀子模塊進行最終的成幀發(fā)送處理。

作為一種優(yōu)選方案，所述多模式E1主控處理子單元包括接收業(yè)務(wù)模式判斷及分流模塊、發(fā)送業(yè)務(wù)判斷及匯聚模塊和E1模式寄存器控制模塊，所述接收業(yè)務(wù)模式判斷及分流模塊和發(fā)送業(yè)務(wù)判斷及匯聚模塊分別與E1接口幀處理子單元相連，所述E1模式寄存器控制模塊分別與接收業(yè)務(wù)模式判斷及分流模塊、發(fā)送業(yè)務(wù)判斷及匯聚模塊相連；其中：

所述接收業(yè)務(wù)模式判斷及分流模塊，用于根據(jù)E1模式寄存器的控制信號，對接收到E1幀的32路時隙進行業(yè)務(wù)模式的標記處理，并根據(jù)寄存器軟開關(guān)的相應(yīng)標記對E1幀數(shù)據(jù)進行判斷，抽取分流為最終的業(yè)務(wù)流數(shù)據(jù)；

所述發(fā)送業(yè)務(wù)判斷及匯聚模塊，用于根據(jù)E1模式寄存器的控制信號，對發(fā)送到E1幀的32路時隙進行業(yè)務(wù)模式的標記處理，并將接入的業(yè)務(wù)流數(shù)據(jù)插入對應(yīng)的E1幀時隙，匯聚為最終的發(fā)送E1幀的32路時隙數(shù)據(jù)；

所述E1模式寄存器控制模塊，用于提供E1模式寄存器，并產(chǎn)生相應(yīng)的E1時隙控制信號，實現(xiàn)對E1幀的32路時隙進行業(yè)務(wù)模式的標記，供E1收發(fā)業(yè)務(wù)的分類處理使用；該模塊還通過LocalBus總線連接至微處理器CPU，實現(xiàn)微處理器CPU對寄存器內(nèi)容的軟配置。

作為一種優(yōu)選方案，所述E1模式寄存器分為單字節(jié)的E1主模式寄存器和四字節(jié)的時隙占用寄存器；其中：

所述E1主模式寄存器用于直接配置常用的E1模式；

所述四字節(jié)的時隙占用寄存器用于配置E1模式中的時隙占用分配。

作為一種優(yōu)選方案，所述多模式E1接口的FPGA基本處理單元還包括自定義總線適配單元；其中：

所述自定義總線適配單元，用于在FPGA內(nèi)完成開關(guān)信號及低速串行信號業(yè)務(wù)的總線轉(zhuǎn)換，轉(zhuǎn)換后的總線數(shù)據(jù)承載相應(yīng)的開關(guān)信號及低速串行信號業(yè)務(wù)，從而實現(xiàn)相應(yīng)業(yè)務(wù)在E1接口的傳輸，以及用于提供以太網(wǎng)幀及E1反復(fù)接總線的轉(zhuǎn)換，實現(xiàn)以太網(wǎng)轉(zhuǎn)E1及E1反復(fù)接的功能。

作為一種優(yōu)選方案，所述自定義總線適配單元包括自定義總線封裝/解封裝子單元、開關(guān)信號適配子單元、低速串行信號適配子單元、以太網(wǎng)幀適配子單元和反復(fù)接總線適配子單元，所述自定義總線封裝/解封裝子單元分別與開關(guān)信號適配子單元、低速串行信號適配子單元、以太網(wǎng)幀適配子單元和反復(fù)接總線適配子單元相連；其中：

所述自定義總線封裝/解封裝子單元，用于實現(xiàn)各種適配業(yè)務(wù)到自定義總線的封裝和解封裝；

所述開關(guān)信號適配子單元，用于將開關(guān)信號轉(zhuǎn)換為單字節(jié)的控制字信號，實現(xiàn)具備一定抗誤碼能力的信道編碼；

所述低速串行信號適配子單元，用于將低速串行信號轉(zhuǎn)換為單字節(jié)或多字節(jié)的控制字信號，實現(xiàn)低速串行信號到并行時隙信號的轉(zhuǎn)換；

所述以太網(wǎng)幀適配子單元，用于實現(xiàn)以太網(wǎng)PHY接口的以太網(wǎng)幀串行數(shù)據(jù)到HDLC數(shù)據(jù)的轉(zhuǎn)換，對以太網(wǎng)幀進行前導(dǎo)碼檢測并將有效數(shù)據(jù)封裝為HDLC格式，并提取HDLC數(shù)據(jù)中的以太網(wǎng)幀有效數(shù)據(jù)，以及添加以太網(wǎng)幀頭；

所述反復(fù)接總線適配子單元，用于建立E1接口數(shù)據(jù)與反復(fù)接總線之間的接口交換，將E1接口前端硬件電路收發(fā)的數(shù)據(jù)信號與反復(fù)接總線的相應(yīng)時隙按照反復(fù)接芯片要求相互對應(yīng)起來；經(jīng)過該模塊后的反復(fù)接總線，與后續(xù)的反復(fù)接芯片DS33Z41相連，實現(xiàn)E1數(shù)據(jù)的反向復(fù)用功能。

本發(fā)明的另一目的可以通過采取如下技術(shù)方案達到：

多模式E1接口業(yè)務(wù)處理的方法，所述方法包括：

在E1接口前端硬件電路后的FPGA器件內(nèi)部實現(xiàn)兼容的E1接口處理單元，實現(xiàn)E1不成幀/成幀/復(fù)幀的幀處理；

在多模式E1主控處理子單元中，通過FPGA內(nèi)部的寄存器軟開關(guān)，對E1幀的32路時隙進行業(yè)務(wù)模式的標記處理，根據(jù)寄存器軟開關(guān)的相應(yīng)標記對每幀數(shù)據(jù)進行抽取并接入相應(yīng)處理模塊，并匯聚為最終的業(yè)務(wù)流數(shù)據(jù)；

在FPGA器件中完成多模式E1接口業(yè)務(wù)處理后，微處理器CPU繼續(xù)進行部分業(yè)務(wù)對應(yīng)的上層處理。

作為一種優(yōu)選方案，所述方法還包括：

設(shè)計E1模式寄存器，將E1模式寄存器分為單字節(jié)的E1主模式寄存器和四字節(jié)的時隙占用寄存器；其中，E1主模式寄存器用于直接配置常用的E1模式，四字節(jié)的時隙占用寄存器用于配置E1模式中的時隙占用分配。

作為一種優(yōu)選方案，所述方法還包括：

FPGA提供擴展選配的自定義總線適配單元，在FPGA內(nèi)完成開關(guān)信號及低速串行信號業(yè)務(wù)的總線轉(zhuǎn)換，轉(zhuǎn)換后的總線數(shù)據(jù)承載相應(yīng)的開關(guān)信號及低速串行信號業(yè)務(wù)，從而實現(xiàn)相應(yīng)業(yè)務(wù)在E1接口的傳輸。

本發(fā)明相對于現(xiàn)有技術(shù)具有如下的有益效果：

1、本發(fā)明的多模式E1接口的FPGA基本處理單元中，通過軟件配置FPGA的相應(yīng)寄存器開關(guān)，即可實現(xiàn)多模式E1接口的實際業(yè)務(wù)設(shè)置，可以方便靈活地支持如上所說各種常用E1接口模式的業(yè)務(wù)處理，并具備自定義擴展業(yè)務(wù)的能力，從而使得裝配了該FPGA處理模塊的設(shè)備具備豐富可擴展的E1接口應(yīng)用。

2、本發(fā)明通過FPGA提供擴展選配的自定義總線適配單元，通過自定義總線適配單元的各個模塊，可以實現(xiàn)對開關(guān)信號、低速串行數(shù)據(jù)、以太網(wǎng)幀和反復(fù)接總線等格式業(yè)務(wù)的支持，從而使設(shè)備可以擴展到E1接口其他的業(yè)務(wù)應(yīng)用中，例如話音串口綜合遠傳設(shè)備、以太網(wǎng)轉(zhuǎn)E1設(shè)備、E1反復(fù)接設(shè)備等。

3、本發(fā)明通過FPGA實現(xiàn)多模式E1接口業(yè)務(wù)處理，一方面解決了單模式E1接口方式功能單一的缺點，可以在相同的E1接口上通過軟件配置以實現(xiàn)多種E1接口的接入，并提供了強大靈活的自定義模式，可支持開關(guān)信號、低速串行信號、以太網(wǎng)幀及E1反復(fù)接等業(yè)務(wù)功能的接入，另一方面又在FPGA內(nèi)實現(xiàn)了對多模式E1接口數(shù)據(jù)鏈路層的抽象層處理，使得后續(xù)CPU部分的設(shè)計不用考慮E1接口的具體模式，而是針對具體類別的業(yè)務(wù)應(yīng)用進行處理。

附圖說明

圖1為本發(fā)明的多模式E1接口業(yè)務(wù)處理的系統(tǒng)結(jié)構(gòu)框圖。

圖2為本發(fā)明的多模式E1接口業(yè)務(wù)處理的系統(tǒng)中多模式E1接口的FPGA基本處理單元的結(jié)構(gòu)框圖。

圖3為本發(fā)明的多模式E1接口業(yè)務(wù)處理的系統(tǒng)中E1模式寄存器格式示意圖。

圖4為本發(fā)明的多模式E1接口業(yè)務(wù)處理的系統(tǒng)中自定義總線適配單元結(jié)構(gòu)框圖。

具體實施方式

下面結(jié)合實施例及附圖對本發(fā)明作進一步詳細的描述，但本發(fā)明的實施方式不限于此。

實施例1：

如圖1所示，本實施例提供了一種多模式E1接口業(yè)務(wù)處理的系統(tǒng)，該系統(tǒng)在E1接口設(shè)備中的實現(xiàn)硬件包括現(xiàn)場可編程門陣列FPGA、微處理器CPU和E1接口前端硬件電路這三個部分；

所述E1接口前端硬件為E1接口的標準電路器件，可實現(xiàn)E1接口前端AMI碼和HDB3碼電平的編譯碼；

所述現(xiàn)場可編程門陣列FPGA包括多模式E1接口的FPGA基本處理單元和自定義總線適配單元；

所述微處理器CPU主要提供部分業(yè)務(wù)(如ATM、HDLC等)的后續(xù)處理并對多模式E1接口的FPGA基本處理單元進行寄存器操作配置。

在多模式E1接口的FPGA基本處理單元中，提供兼容的E1接口幀處理子單元與E1接口前端硬件電路相連，實現(xiàn)E1不成幀/成幀/復(fù)幀的幀處理，并在后續(xù)與微處理器CPU相連的多模式E1主控處理子單元中，通過FPGA內(nèi)部的寄存器軟開關(guān)，對E1幀的32路時隙進行業(yè)務(wù)模式的標記，完成PCM話音、HDLC數(shù)據(jù)及ATM信元等業(yè)務(wù)流數(shù)據(jù)的分類處理。

如圖2所示，所述E1接口幀處理子單元包括E1幀接收模塊和E1幀發(fā)送模塊，E1接口幀處理子單元的各個模塊的功能具體說明如下：

1)E1幀接收模塊：實現(xiàn)接收E1數(shù)據(jù)的幀格式解碼，內(nèi)部又分為了E1接收線路解幀子模塊和E1數(shù)據(jù)提取子模塊，所述E1數(shù)據(jù)提取子模塊與多模式E1主控處理子單元相連；其中，E1接收線路解幀子模塊完成E1不成幀/成幀/復(fù)幀的解幀處理，檢測并定位成幀/復(fù)幀情況下的幀頭同步時隙為第0時隙，完成解幀處理后，E1數(shù)據(jù)提取子模塊完成E1接收幀32路時隙的數(shù)據(jù)提取，送往后續(xù)模塊進行相應(yīng)業(yè)務(wù)的分類處理；

2)E1幀發(fā)送模塊：實現(xiàn)發(fā)送E1數(shù)據(jù)的幀格式編碼，內(nèi)部又分為了E1發(fā)送線路組幀子模塊和E1數(shù)據(jù)封裝子模塊，所述E1數(shù)據(jù)封裝子模塊與多模式E1主控處理子單元相連；其中，E1發(fā)送線路組幀子模塊完成E1不成幀/成幀/復(fù)幀的組幀發(fā)送處理，生成成幀/復(fù)幀情況下的第0時隙同步幀頭數(shù)據(jù)；E1數(shù)據(jù)封裝子模塊將各業(yè)務(wù)匯聚得到的時隙數(shù)據(jù)進行對應(yīng)時隙的封裝，送往E1發(fā)送線路組幀子模塊進行最終的成幀發(fā)送處理。

如圖2所示，所述多模式E1主控處理子單元包括接收業(yè)務(wù)模式判斷及分流模塊、發(fā)送業(yè)務(wù)判斷及匯聚模塊和E1模式寄存器控制模塊，所述接收業(yè)務(wù)模式判斷及分流模塊與E1數(shù)據(jù)提取子模塊相連，發(fā)送業(yè)務(wù)判斷及匯聚模塊與E1數(shù)據(jù)封裝子模塊相連，所述E1模式寄存器控制模塊分別與接收業(yè)務(wù)模式判斷及分流模塊、發(fā)送業(yè)務(wù)判斷及匯聚模塊相連，多模式E1主控處理子單元的各個模塊的功能具體說明如下：

1)接收業(yè)務(wù)模式判斷及分流模塊：根據(jù)E1模式寄存器的控制信號，對接收到E1幀的32路時隙進行業(yè)務(wù)模式的標記處理，并根據(jù)寄存器軟開關(guān)的相應(yīng)標記對E1幀數(shù)據(jù)進行判斷，抽取分流為最終的PCM(Pulse Code Modulation，脈沖編碼調(diào)制)話音、HDLC(High-Level Data Link Control，高級數(shù)據(jù)鏈路控制)數(shù)據(jù)及ATM(ATM Asynchronous Transfer Mode，異步傳輸模式)信元等業(yè)務(wù)流數(shù)據(jù)，后續(xù)可分別接入相應(yīng)處理模塊；

2)發(fā)送業(yè)務(wù)判斷及匯聚模塊：根據(jù)E1模式寄存器的控制信號，對發(fā)送到E1幀的32路時隙進行業(yè)務(wù)模式的標記處理，并將接入的PCM話音、HDLC數(shù)據(jù)及ATM信元等業(yè)務(wù)流數(shù)據(jù)插入對應(yīng)的E1幀時隙，匯聚為最終的發(fā)送E1幀的32路時隙數(shù)據(jù)；

3)E1模式寄存器控制模塊：提供E1模式寄存器，并產(chǎn)生相應(yīng)的E1時隙控制信號，實現(xiàn)對E1幀的32路時隙進行業(yè)務(wù)模式的標記，供E1收發(fā)業(yè)務(wù)的分類處理使用，該模塊還通過LocalBus總線連接至微處理器CPU，實現(xiàn)微處理器CPU對寄存器內(nèi)容的軟配置。

根據(jù)目前的業(yè)務(wù)需求，需提供標準E1接口(PCM30/31)、E1UNI方式(傳輸ATM信元)、E1透明傳輸方式(傳送HDLC、PPP、FR、IP等業(yè)務(wù))、E1混合方式(同時傳輸話音、信令和數(shù)據(jù))及E1自定義總線適配方式，因此實際支持的業(yè)務(wù)類型有PCM話音、HDLC數(shù)據(jù)、ATM信元及其它自定義總線格式等，其中自定義總線格式的內(nèi)容主要為多路時隙數(shù)據(jù)和多路HDLC數(shù)據(jù)，可按照特定需要進行具體業(yè)務(wù)的適配定義。

如圖3所示，E1模式寄存器兼顧了常用E1模式配置的方便性和自定義總線業(yè)務(wù)的擴展性，分為單字節(jié)的E1主模式寄存器和四字節(jié)的時隙占用寄存器，具體說明如下：

1)單字節(jié)的E1主模式寄存器：用于直接配置常用的E1模式，如標準E1接口(PCM30/PCM31)、E1UNI方式(傳輸ATM信元)、E1透明傳輸方式(結(jié)構(gòu)化HDLC方式/非結(jié)構(gòu)化HDLC方式)、E1混合方式(同時傳輸話音、信令和數(shù)據(jù))及E1自定義總線適配方式，目前使用單字節(jié)長度可滿足設(shè)計要求，未來如果有更多的E1使用方式可以繼續(xù)擴展寄存器定義；

2)四字節(jié)的時隙占用寄存器：用于配置E1模式中的時隙占用分配，如結(jié)構(gòu)化HDLC方式中，除了第0時隙用于同步，第1-32時隙均可傳輸HDLC，可通過四字節(jié)的時隙占用寄存器標識實際生效的HDLC傳輸時隙，僅有生效的時隙才可傳輸HDLC串流；同樣，其他E1模式中特別是E1混合方式、E1自定義總線適配方式中時隙占用寄存器均可達到聲明實際生效業(yè)務(wù)時隙的作用。

如圖4所示，所述自定義總線適配單元是由FPGA提供的擴展選配單元，其在FPGA內(nèi)完成開關(guān)信號及低速串行信號業(yè)務(wù)的總線轉(zhuǎn)換，轉(zhuǎn)換后的總線數(shù)據(jù)承載相應(yīng)的開關(guān)信號及低速串行信號業(yè)務(wù)，從而實現(xiàn)相應(yīng)業(yè)務(wù)在E1接口的傳輸，以及提供以太網(wǎng)幀及E1反復(fù)接總線的轉(zhuǎn)換，實現(xiàn)以太網(wǎng)轉(zhuǎn)E1及E1反復(fù)接的功能，自定義總線適配單元包括自定義總線封裝/解封裝子單元、開關(guān)信號適配子單元、低速串行信號適配子單元、以太網(wǎng)幀適配子單元和反復(fù)接總線適配子單元，自定義總線適配單元的各單元功能具體說明如下：

1)自定義總線封裝/解封裝子單元：自定義總線封裝/解封裝子單元：實現(xiàn)各種適配業(yè)務(wù)到自定義總線的封裝和解封裝。由于自定義總線的時隙分配不固定，因此可根據(jù)實際需要，在FPGA實現(xiàn)時靈活分配自定義總線的時隙，根據(jù)具體業(yè)務(wù)擴展的需要，搭配對應(yīng)的適配模塊并按需進行自定義總線的時隙分配；

2)開關(guān)信號適配子單元，將開關(guān)信號(即0或1的單bit信號)轉(zhuǎn)換為單字節(jié)的控制字信號，實現(xiàn)具備一定抗誤碼能力的信道編碼；

3)低速串行信號適配子單元：將低速串行信號轉(zhuǎn)換為單字節(jié)或多字節(jié)的控制字信號，實現(xiàn)低速串行信號到并行時隙信號的轉(zhuǎn)換；

4)以太網(wǎng)幀適配子單元：實現(xiàn)以太網(wǎng)PHY接口的以太網(wǎng)幀串行數(shù)據(jù)到HDLC數(shù)據(jù)的轉(zhuǎn)換，對以太網(wǎng)幀進行前導(dǎo)碼檢測并將有效數(shù)據(jù)封裝為HDLC格式，并提取HDLC數(shù)據(jù)中的以太網(wǎng)幀有效數(shù)據(jù)并添加以太網(wǎng)幀頭；

5)反復(fù)接總線適配子單元：建立E1接口數(shù)據(jù)與反復(fù)接總線之間的接口交換(含緩沖)，將E1接口前端硬件電路收發(fā)的數(shù)據(jù)信號與反復(fù)接總線的相應(yīng)時隙按照反復(fù)接芯片要求相互對應(yīng)起來，經(jīng)過該模塊后的反復(fù)接總線，與后續(xù)的反復(fù)接芯片DS33Z41相連，實現(xiàn)E1數(shù)據(jù)的反向復(fù)用功能。

實施例2：

本實施例提供了一種多模式E1接口業(yè)務(wù)處理的方法，該方法基于上述實施例1的系統(tǒng)實現(xiàn)，包括以下步驟：

S1、在E1接口前端硬件電路后的FPGA器件內(nèi)部實現(xiàn)兼容的E1接口處理單元，實現(xiàn)E1不成幀/成幀/復(fù)幀的幀處理；

S2、在多模式E1主控處理子單元中，通過FPGA內(nèi)部的寄存器軟開關(guān)，對E1幀的32路時隙進行業(yè)務(wù)模式的標記處理，根據(jù)寄存器軟開關(guān)的相應(yīng)標記對每幀數(shù)據(jù)進行抽取并接入相應(yīng)處理模塊，并匯聚為最終的業(yè)務(wù)流數(shù)據(jù)；

S3、根據(jù)目前的業(yè)務(wù)需求，需提供標準E1接口(PCM30/31)、E1UNI方式(傳輸ATM信元)、E1透明傳輸方式(傳送HDLC、PPP、FR、IP等業(yè)務(wù))、E1混合方式(同時傳輸話音、信令和數(shù)據(jù))及E1自定義總線適配方式，因此實際支持的業(yè)務(wù)類型有PCM話音、HDLC數(shù)據(jù)、ATM信元及其它自定義總線格式等，其中自定義總線格式的內(nèi)容主要為多路時隙數(shù)據(jù)和多路HDLC數(shù)據(jù)，可按照特定需要進行具體業(yè)務(wù)的適配定義，設(shè)計E1模式寄存器，可以兼顧常用E1模式配置的方便性和自定義總線業(yè)務(wù)的擴展性，將E1模式寄存器分為單字節(jié)的E1主模式寄存器和四字節(jié)的時隙占用寄存器；其中，E1主模式寄存器用于直接配置常用的E1模式，四字節(jié)的時隙占用寄存器用于配置E1模式中的時隙占用分配；

S4、FPGA提供擴展選配的自定義總線適配單元，在FPGA內(nèi)完成開關(guān)信號及低速串行信號業(yè)務(wù)的總線轉(zhuǎn)換，轉(zhuǎn)換后的總線數(shù)據(jù)承載相應(yīng)的開關(guān)信號及低速串行信號業(yè)務(wù)，從而實現(xiàn)相應(yīng)業(yè)務(wù)在E1接口的傳輸；自定義總線適配單元還可擴展適配以太網(wǎng)幀及E1反復(fù)接總線的轉(zhuǎn)換，實現(xiàn)以太網(wǎng)轉(zhuǎn)E1及E1反復(fù)接的功能；

S5、在FPGA器件中完成多模式E1接口業(yè)務(wù)處理后，微處理器CPU繼續(xù)進行部分業(yè)務(wù)對應(yīng)的上層處理。

綜上所述，本發(fā)明通過FPGA實現(xiàn)多模式E1接口業(yè)務(wù)處理，一方面解決了單模式E1接口方式功能單一的缺點，可以在相同的E1接口上通過軟件配置以實現(xiàn)多種E1接口的接入，并提供了強大靈活的自定義模式，可支持開關(guān)信號、低速串行信號、以太網(wǎng)幀及E1反復(fù)接等業(yè)務(wù)功能的接入，另一方面又在FPGA內(nèi)實現(xiàn)了對多模式E1接口數(shù)據(jù)鏈路層的抽象層處理，使得后續(xù)CPU部分的設(shè)計不用考慮E1接口的具體模式，而是針對具體類別的業(yè)務(wù)應(yīng)用進行處理。

以上所述，僅為本發(fā)明較佳的實施例，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明所公開的范圍內(nèi)，根據(jù)本發(fā)明的技術(shù)方案及其發(fā)明構(gòu)思加以等同替換或改變，都屬于本發(fā)明的保護范圍。