技術總結
處理器與片外DRAM之間的高速數(shù)據(jù)鏈路利用脈沖振幅調制(PAM)信令來增大SoC中對于給定帶寬和資源預算的數(shù)據(jù)率。然而，處理器與DRAM之間的傳輸線接口中使用的端接電阻器在PAM信令期間消耗大量功率。通過在接地與端接電阻器之間增加偏置源，端接電阻器用作確定信令電平的參考的“本底電壓”可以被抬升。抬升本底電壓降低了跨端接電阻器的電壓量并且相應地降低功耗。偏置源被調節(jié)到PAM信令的最大振幅的各種增量。PAM信令的最大振幅的一半的本底電壓在接收機中產生最小功耗。附加地，數(shù)據(jù)反相預編碼可以與本底電壓調節(jié)串接以進一步使接口的功率節(jié)省最大化。

技術研發(fā)人員：L·J·米什拉;T·M·霍利斯
受保護的技術使用者：高通股份有限公司
文檔號碼：201580037518
技術研發(fā)日：2015.05.15
技術公布日：2017.05.10