1.一種抗共模干擾電路，其特征在于，包括：
第一負(fù)載元件，其一端與第一輸入端耦接；
第一晶體管，其第一連接端與所述第一負(fù)載元件的另一端耦接；
第二負(fù)載元件，其一端與所述第一晶體管的第二連接端耦接，另一端與第二輸入端耦接；
第二晶體管，其第一連接端與所述第一晶體管的第一連接端耦接；
第三晶體管，其第一連接端與所述第二晶體管的第二連接端耦接，其第二連接端與所述第一晶體管的第二連接端耦接；以及
電容元件，耦接于所述第二晶體管的第二連接端與一參考點之間。
2.根據(jù)權(quán)利要求1所述的抗共模干擾電路，其中所述第一負(fù)載元件與所述第二負(fù)載元件的阻抗值相等。
3.根據(jù)權(quán)利要求1或2所述的抗共模干擾電路，其中所述第一晶體管、所述第二晶體管及所述第三晶體管各自的第三連接端均與一使能信號輸入端耦接，接收并受控于一使能信號。
4.根據(jù)權(quán)利要求1或2所述的抗共模干擾電路，其中所述第一負(fù)載元件與所述第二負(fù)載元件均為電阻元件。
5.根據(jù)權(quán)利要求1或2所述的抗共模干擾電路，其中所述第一晶體管、所述第二晶體管及所述第三晶體管均為N溝道場效應(yīng)晶體管。
6.根據(jù)權(quán)利要求5所述的抗共模干擾電路，其中所述第一晶體管、所述第二晶體管及所述第三晶體管的第一連接端與第二連接端分別為其各自的漏極與源極。
7.根據(jù)權(quán)利要求1或2所述的抗共模干擾電路，其中所述第一晶體管、所述第二晶體管及所述第三晶體管均為P溝道場效應(yīng)晶體管。
8.根據(jù)權(quán)利要求7所述的抗共模干擾電路，其中所述第一晶體管、所述第二晶體管及所述第三晶體管的第一連接端與第二連接端分別為其各自的源極與漏極。
9.根據(jù)權(quán)利要求1或2所述的抗共模干擾電路，其中所述參考點為一接地點。
10.一種高速接收機，其特征在于，包括：
根據(jù)權(quán)利要求1-9任一項所述的抗共模干擾電路，耦接于第一輸入端與第二輸入端之間；以及
輸入級電路，耦接于所述第一輸入端與所述第二輸入端之間，所述輸入級電路包括：第四晶體管與第五晶體管；
其中，所述第四晶體管的柵極與所述第一輸入端耦接，所述第五晶體管的柵極與所述第二輸入端耦接。