2路lvds視頻旋轉(zhuǎn)和疊加系統(tǒng)的制作方法
【專利摘要】本實用新型涉及視頻疊加技術(shù)，具體說是2路LVDS視頻旋轉(zhuǎn)和疊加系統(tǒng)，其包括CPU、FPGA、PCI總線接口模塊、DDR2，所述CPU通過PCI總線接口模塊與FPGA連接，所述FPGA接收輸入的2路LVDS視頻數(shù)據(jù)，并根據(jù)CPU對每路視頻的參數(shù)設(shè)置值對視頻進(jìn)行處理，然后緩存每路視頻數(shù)據(jù)至所述DDR2中；所述FPGA內(nèi)設(shè)有幀同步模塊，該模塊從DDR2中讀出視頻數(shù)據(jù)，F(xiàn)PGA對該視頻數(shù)據(jù)進(jìn)行疊加處理后輸出。本實用新型可以任意切換背景圖像和窗口圖像，任意縮放窗口圖像在背景圖像中的比例，以及實現(xiàn)窗口和背景圖像的旋轉(zhuǎn)功能，其不僅成本低廉、靈活性強(qiáng)，而且功耗低。
【專利說明】2路LVDS視頻旋轉(zhuǎn)和疊加系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及視頻圖像置加技術(shù)，具體說是一種LVDS視頻置加系統(tǒng)。
【背景技術(shù)】
[0002]LVDS (Low Voltage Differential Signaling)接 口又稱 RS-644 總線接口，是 20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。LVDS即低電壓差分信號，這種技術(shù)的核心是采用極低的電壓擺幅高速差動傳輸數(shù)據(jù)，可以實現(xiàn)點對點或一點對多點的連接，具有低功耗、低誤碼率、低串?dāng)_和低輻射等特點，其傳輸介質(zhì)可以是銅質(zhì)的PCB連線，也可以是平衡電纜。LVDS在對信號完整性、低抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應(yīng)用。目前，流行的LVDS技術(shù)規(guī)范有兩個標(biāo)準(zhǔn):一個是TIA/EIA(電訊工業(yè)聯(lián)盟/電子工業(yè)聯(lián)盟)的ANSI/TIA/EIA — 644標(biāo)準(zhǔn)，另一個是IEEE1596.3標(biāo)準(zhǔn)。
[0003]相對于VGA (Video Graphics Array)接口，其優(yōu)勢突出，LVDS傳輸?shù)氖菙?shù)字信號，數(shù)字圖像信息不需經(jīng)過數(shù)字一模擬一數(shù)字繁瑣的轉(zhuǎn)換過程，就會直接被傳送到顯示設(shè)備上，大大節(jié)省了時間，因此它的速度更快，能有效消除拖影現(xiàn)象。而且VGA模擬信號易受干擾，LVDS信號則抗干擾能力強(qiáng)，圖像信號沒有衰減，色彩更純凈、逼真。
[0004]視頻圖像疊加技術(shù)可以將多路視頻圖像信號進(jìn)行疊加并輸出到一臺顯示器上進(jìn)行顯示。多路視頻圖像信號中，一路作為被疊加信號(即背景)，余下的作為疊加信號(即前景)，在背景視頻圖象中可以融入前景視頻圖象并在同一終端上顯示。這項技術(shù)在電視系統(tǒng)、視頻監(jiān)控系統(tǒng)、廣告娛樂、交通管理等領(lǐng)域有著廣泛的應(yīng)用。目前國內(nèi)生產(chǎn)視頻疊加器廠家主要是采用視頻矩陣、畫面分割器實現(xiàn)，大多采用專用的視頻疊加芯片設(shè)計而成，其靈活性較差，成本較高。
實用新型內(nèi)容
[0005]針對上述技術(shù)問題，本實用新型提供一種成本較低、靈活性較強(qiáng)的基于FPGA實現(xiàn)的2路LVDS視頻旋轉(zhuǎn)和疊加系統(tǒng)。
[0006]本實用新型解決上述技術(shù)問題所采用的技術(shù)方案為:2路LVDS視頻旋轉(zhuǎn)和疊加系統(tǒng)，其包括CPU、FPGA, PCI總線接口模塊、DDR2，所述CPU通過PCI總線接口模塊與FPGA連接，所述FPGA接收輸入的2路LVDS視頻數(shù)據(jù)，并根據(jù)CPU對每路視頻的參數(shù)設(shè)置值對視頻進(jìn)行處理，然后緩存每路視頻數(shù)據(jù)至所述DDR2中；所述FPGA內(nèi)設(shè)有幀同步模塊，該模塊從DDR2中讀出視頻數(shù)據(jù)，F(xiàn)PGA對該視頻數(shù)據(jù)進(jìn)行疊加處理后輸出。
[0007]作為優(yōu)選，所述FPGA內(nèi)設(shè)有LVDS接口模塊、時鐘域轉(zhuǎn)換模塊、視頻縮放模塊、視頻旋轉(zhuǎn)模塊、視頻疊加模塊；所述LVDS接口模塊包括接收和發(fā)送兩部分，接收部分接收輸入的LVDS視頻數(shù)據(jù)，發(fā)送部分輸出疊加后的視頻數(shù)據(jù)；所述時鐘域轉(zhuǎn)換模塊與LVDS接口模塊連接，視頻縮放模塊與時鐘域轉(zhuǎn)換模塊連接，視頻旋轉(zhuǎn)模塊與視頻縮放模塊連接，所述幀同步模塊和視頻旋轉(zhuǎn)模塊均連接至所述DDR2，DDR2連接至視頻疊加模塊，視頻疊加模塊與所述LVDS接口模塊連接。[0008]作為優(yōu)選，所述LVDS接口模塊包括接收LVDS模塊和輸出LVDS模塊；接收LVDS模塊與所述時鐘域轉(zhuǎn)換模塊連接，所述視頻疊加模塊連接至輸出LVDS模塊。
[0009]從以上技術(shù)方案可知,根據(jù)CPU對FPGA內(nèi)部各個模塊的參數(shù)設(shè)置,該系統(tǒng)可以實現(xiàn)任意切換背景圖像和窗口圖像的功能，任意縮放窗口圖像在背景圖像中的比例的功能，以及實現(xiàn)窗口圖像和背景圖像的旋轉(zhuǎn)功能，其不僅成本低廉、靈活性強(qiáng)，而且功耗低。
【專利附圖】

【附圖說明】
[0010]圖1是本實用新型的整體結(jié)構(gòu)框圖；
[0011]圖2是本實用新型的具體結(jié)構(gòu)框圖。
【具體實施方式】
[0012]下面結(jié)合圖1、圖2詳細(xì)介紹本實用新型的2路LVDS視頻旋轉(zhuǎn)和疊加系統(tǒng)，其包括CPU1、FPGA2、PCI總線接口模塊3、DDR24，所述CPU通過PCI總線接口模塊與FPGA連接，所述FPGA接收輸入的2路LVDS視頻數(shù)據(jù)，并根據(jù)CPU對每路視頻的參數(shù)設(shè)置值對視頻進(jìn)行處理，然后緩存每路視頻數(shù)據(jù)至所述DDR2中；所述FPGA內(nèi)設(shè)有幀同步模塊21，該模塊從DDR2中讀出視頻數(shù)據(jù)，F(xiàn)PGA對該視頻數(shù)據(jù)進(jìn)行疊加處理后輸出。系統(tǒng)上電后，F(xiàn)PGA同時接收2路LVDS視頻的數(shù)據(jù)，根據(jù)CPU對每路視頻的縮放參數(shù)設(shè)置值，F(xiàn)PGA對視頻進(jìn)行縮放處理；然后緩存一幀的各路視頻數(shù)據(jù)至分配好的DDR2內(nèi)存中，F(xiàn)PGA內(nèi)部的幀同步模塊，根據(jù)CPU對每路視頻在疊加后輸出視頻中的位置參數(shù)值和背景視頻選擇，從DDR2中讀出視頻數(shù)據(jù)，進(jìn)行疊加處理輸出視頻數(shù)據(jù)。
[0013]本實用新型滿足用戶根據(jù)自身環(huán)境的顯示需要，從0%_100%任意調(diào)節(jié)疊加圖像的透明程度，任意切換背景和窗口圖像，調(diào)整旋轉(zhuǎn)方向，窗口圖像在背景圖像中的比例以及窗口圖像在背景圖像中的位置，是一項人性化的操作。
[0014]本實用新型的FPGA2內(nèi)設(shè)有LVDS接口模塊、時鐘域轉(zhuǎn)換模塊22、視頻縮放模塊23、視頻旋轉(zhuǎn)模塊24、視頻疊加模塊25 ;所述LVDS接口模塊包括接收和發(fā)送兩部分，接收部分接收輸入的LVDS視頻數(shù)據(jù)，發(fā)送部分輸出疊加后的視頻數(shù)據(jù)；所述時鐘域轉(zhuǎn)換模塊與LVDS接口模塊連接，視頻縮放模塊與時鐘域轉(zhuǎn)換模塊連接，視頻旋轉(zhuǎn)模塊與視頻縮放模塊連接，所述幀同步模塊和視頻旋轉(zhuǎn)模塊均連接至所述DDR2，DDR2連接至視頻疊加模塊，視頻疊加模塊與所述LVDS接口模塊連接。所述的LVDS接口模塊分為接收LVDS模塊26和輸出LVDS模塊27 ;其中接收LVDS模塊用于接收2路LVDS視頻數(shù)據(jù)輸入，把高速串行的LVDS信號轉(zhuǎn)換為低速的并行RGB格式信號，用于后續(xù)的圖像處理；輸出LVDS模塊把視頻旋轉(zhuǎn)和疊加后，將輸出的并行RGB格式視頻信號轉(zhuǎn)化為高速串行的LVDS信號，進(jìn)入LVDS顯示屏進(jìn)行顯示。
[0015]接收LVDS模塊把接收到的LVDS信號轉(zhuǎn)化為可用于圖像處理的并行RGB格式信號；時鐘域轉(zhuǎn)換模塊把RGB格式視頻數(shù)據(jù)轉(zhuǎn)換到FPGA內(nèi)部產(chǎn)生的更高速率時鐘上，提高圖像處理速度；然后先進(jìn)入視頻縮放模塊，根據(jù)窗口圖像在背景圖像上的縮放比例，對窗口圖像進(jìn)行縮放處理；接著進(jìn)入視頻旋轉(zhuǎn)模塊，根據(jù)圖像旋轉(zhuǎn)信息，對縮放處理后的視頻信號進(jìn)行旋轉(zhuǎn)處理；旋轉(zhuǎn)后的視頻信號經(jīng)過FIFO進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換，使得滿足DDR2的寫操作時序，把視頻數(shù)據(jù)緩存到分配好的DDR2內(nèi)存中；幀同步模塊根據(jù)VESA標(biāo)準(zhǔn)，產(chǎn)生行場同步信號和有效視頻使能信號，從DDR2中讀出2路視頻數(shù)據(jù)，進(jìn)入視頻疊加模塊，疊加算法采用alpha透明疊加；疊加后的視頻信號經(jīng)過LVDS輸出模塊，在LVDS顯示屏上顯示。
[0016]所述的PCI總線模塊，是嵌入式CPU和FPGA之間的通信接口，由用戶通過這個接口與FPGA進(jìn)行數(shù)據(jù)交互,可以與入或讀出狀態(tài)寄存器/[目息；狀態(tài)寄存器儲存每路視頻的置加位置、窗口和背景圖像切換、是否旋轉(zhuǎn)、縮放比例的信息；
[0017]在實施過程中，由于輸出的2路視頻信號要求不一樣，即用戶可以通過狀態(tài)寄存器給2路輸出視頻設(shè)置不一樣的視頻疊加方式、旋轉(zhuǎn)方向和縮放比例；所以在2路LVDS視頻信號經(jīng)過時鐘域轉(zhuǎn)換之后，同時例化了 4個縮放模塊，即2路視頻擴(kuò)展為4路，然后分別進(jìn)入后面的圖像處理運算；
[0018]視頻縮放模塊，根據(jù)用戶寫入的寄存器縮放比例要求，對時鐘域轉(zhuǎn)換后的視頻數(shù)據(jù)進(jìn)行縮放處理，縮放算法采用鄰近取樣差值；縮放后的視頻數(shù)據(jù)分別進(jìn)入FIFO，連續(xù)讀出64個數(shù)據(jù)為I組，使得方便DDR2控制器的寫操作時序；
[0019]視頻旋轉(zhuǎn)模塊，全屏旋轉(zhuǎn)的話，采用對稱裁剪的方法，在FPGA內(nèi)部構(gòu)建2塊深度為32x768的RAM進(jìn)行乒乓切換設(shè)計，進(jìn)入旋轉(zhuǎn)模塊的視頻信號先存入一塊RAM，存滿之后自動切換存儲至另一塊，同時根據(jù)用戶寫入的寄存器旋轉(zhuǎn)方向信息和縮放比例要求，先計算RAM的讀地址，然后根據(jù)讀地址把存滿視頻數(shù)據(jù)的塊RAM中的數(shù)據(jù)讀取出來；
[0020]幀同步模塊，在FPGA內(nèi)部構(gòu)建VESA標(biāo)準(zhǔn)的行場同步模塊，產(chǎn)生輸出視頻所需要的行同步信號、場同步信號和有效視頻數(shù)據(jù)使能信號，其中數(shù)據(jù)使能信號根據(jù)每路視頻數(shù)據(jù)的縮放比例和在背景圖像中的位置而不同，然后由有效視頻數(shù)據(jù)使能信號產(chǎn)生DDR2的讀地址，從DDR2中讀出視頻數(shù)據(jù)；
[0021]視頻疊加模塊，在FPGA內(nèi)部構(gòu)建alhpa透明疊加模塊，對視頻進(jìn)行疊加處理；視頻疊加公式:1=11 α +12(1-α )，其中，I為疊加后輸出的視頻圖像像素點的像素值，Il為背景視頻圖像像素點的像素值，12為前景視頻圖像像素點的像素值；a e [0，I],通過控制α的取值可以進(jìn)行視頻圖像的疊加融合。在FPGA中實現(xiàn)時需先轉(zhuǎn)化為整數(shù)形式，然后通過位寬截位處理來實現(xiàn)；疊加后的視頻通過LVDS輸出接口，進(jìn)行疊加后的視頻顯示。
[0022]上述實施方式僅供說明本實用新型之用，而并非是對本實用新型的限制，有關(guān)【技術(shù)領(lǐng)域】的普通技術(shù)人員，在不脫離本實用新型精神和范圍的情況下，還可以作出各種變化和變型，因此所有等同的技術(shù)方案也應(yīng)屬于本實用新型的范疇。
【權(quán)利要求】
1.2路LVDS視頻旋轉(zhuǎn)和疊加系統(tǒng)，包括CPU,其特征在于:還包括FPGA、PCI總線接口模塊、DDR2，所述CPU通過PCI總線接口模塊與FPGA連接，所述FPGA接收輸入的2路LVDS視頻數(shù)據(jù)，并根據(jù)CPU對每路視頻的參數(shù)設(shè)置值對視頻進(jìn)行處理，然后緩存每路視頻數(shù)據(jù)至所述DDR2中；所述FPGA內(nèi)設(shè)有幀同步模塊，該模塊從DDR2中讀出視頻數(shù)據(jù)，F(xiàn)PGA對該視頻數(shù)據(jù)進(jìn)行疊加處理后輸出。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于:所述FPGA內(nèi)設(shè)有LVDS接口模塊、時鐘域轉(zhuǎn)換模塊，視頻縮放模塊、視頻旋轉(zhuǎn)模塊、視頻疊加模塊；所述LVDS接口模塊包括接收和發(fā)送兩部分，接收部分接收輸入的LVDS視頻數(shù)據(jù)，發(fā)送部分輸出疊加后的視頻數(shù)據(jù)；所述時鐘域轉(zhuǎn)換模塊與LVDS接口模塊連接，視頻縮放模塊與時鐘域轉(zhuǎn)換模塊連接，視頻旋轉(zhuǎn)模塊與視頻縮放模塊連接，所述幀同步模塊和視頻旋轉(zhuǎn)模塊均連接至所述DDR2，DDR2連接至視頻疊加模塊，視頻疊加模塊與所述LVDS接口模塊連接。
3.根據(jù)權(quán)利要求2所述的系統(tǒng)，其特征在于:所述LVDS接口模塊包括接收LVDS模塊和輸出LVDS模塊；接收LVDS模塊與所述時鐘域轉(zhuǎn)換模塊連接，所述視頻疊加模塊連接至輸出LVDS模塊。
【文檔編號】H04N5/262GK203734741SQ201420097854
【公開日】2014年7月23日 申請日期:2014年3月5日 優(yōu)先權(quán)日:2014年3月5日
【發(fā)明者】江榮, 陳軍, 李旭勇, 張德明, 陳和平 申請人:湖南興天電子科技有限公司