用于裸片上測(cè)量的裝置和方法
【專利摘要】一種實(shí)施方式涉及一種具有判決反饋均衡和裸片上測(cè)量二者的接收器。時(shí)鐘數(shù)據(jù)恢復(fù)回路從輸入信號(hào)中獲取恢復(fù)時(shí)鐘信號(hào)，并且由恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)的第一采樣器根據(jù)輸入信號(hào)生成恢復(fù)數(shù)據(jù)信號(hào)。相位插值器接收恢復(fù)時(shí)鐘信號(hào)，并且生成相位插值時(shí)鐘信號(hào)。第二采樣器在判決反饋均衡模式下由恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)，而在裸片上測(cè)量模式下由相位插值時(shí)鐘信號(hào)來(lái)觸發(fā)。還公開了其他的實(shí)施方式和特征。
【專利說(shuō)明】用于裸片上測(cè)量的裝置和方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及數(shù)據(jù)通信。本發(fā)明更具體地涉及一種用于高速數(shù)據(jù)鏈路的電路。

【背景技術(shù)】
[0002]高速數(shù)據(jù)鏈路用來(lái)在系統(tǒng)中的設(shè)備之間傳輸數(shù)據(jù)。針對(duì)這樣的高速數(shù)據(jù)鏈路，已經(jīng)以不斷加快的數(shù)據(jù)速率開發(fā)了串行接口協(xié)議。
[0003]對(duì)于高速數(shù)據(jù)鏈路,裸片上測(cè)量(ODI, On-die-1nstrumentat1n)已經(jīng)變得越來(lái)越重要，尤其是在芯片外探測(cè)不能揭示精確的接收器波形的情況下。ODI提供了在均衡之后對(duì)于接收側(cè)數(shù)據(jù)的可視性。通過(guò)使用0DI，可以獲得芯裸片性能的啟發(fā)性視圖，以便幫助配置接收機(jī)用于最優(yōu)數(shù)據(jù)采樣。


【發(fā)明內(nèi)容】

[0004]一種實(shí)施方式涉及一種具有判決反饋均衡和裸片上測(cè)量二者的接收器。時(shí)鐘數(shù)據(jù)恢復(fù)回路從輸入信號(hào)中獲取恢復(fù)時(shí)鐘信號(hào)，并且由恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)的第一采樣器根據(jù)輸入信號(hào)生成恢復(fù)數(shù)據(jù)信號(hào)。相位插值器接收該恢復(fù)時(shí)鐘信號(hào)，并且生成相位插值時(shí)鐘信號(hào)。第二采樣器在判決反饋均衡模式下由恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)，而在裸片上測(cè)量模式下由相位插值時(shí)鐘信號(hào)來(lái)觸發(fā)。
[0005]另一實(shí)施方式涉及一種在集成電路中提供ODI和判決反饋均衡(DFE) 二者的方法。使用由恢復(fù)時(shí)鐘信號(hào)觸發(fā)的第一采樣器來(lái)根據(jù)輸入信號(hào)生成恢復(fù)時(shí)鐘信號(hào)和恢復(fù)數(shù)據(jù)信號(hào)。通過(guò)對(duì)恢復(fù)時(shí)鐘信號(hào)應(yīng)用相位插值來(lái)生成相位插值時(shí)鐘信號(hào)。第二采樣器在執(zhí)行判決反饋均衡適應(yīng)的第一工作模式下使用恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)，而在第二工作模式下使用相位插值時(shí)鐘信號(hào)來(lái)觸發(fā)，以便生成用于裸片上測(cè)量的眼圖數(shù)據(jù)。
[0006]還公開了其他的實(shí)施方式和特征。

【專利附圖】

【附圖說(shuō)明】
[0007]圖1描繪了根據(jù)本發(fā)明的實(shí)施方式的用于高速串行數(shù)據(jù)鏈路的接收器；
[0008]圖2、圖3、圖4A和圖4B提供了根據(jù)本發(fā)明的實(shí)施方式的用于圖1的接收器的選擇塊的詳細(xì)的電路實(shí)現(xiàn)；
[0009]圖5為根據(jù)本發(fā)明的實(shí)施方式的用于數(shù)據(jù)重新同步的時(shí)序圖；
[0010]圖6為根據(jù)本發(fā)明的實(shí)施方式的描繪采樣時(shí)鐘步進(jìn)的眼圖；
[0011]圖7為根據(jù)本發(fā)明的實(shí)施方式的在集成電路中提供裸片上測(cè)量和判決反饋均衡二者的方法700的流程圖；
[0012]圖8為可以包括本發(fā)明的多個(gè)方面的現(xiàn)場(chǎng)可編程門陣列(FPGA)的簡(jiǎn)化的部分框圖；以及
[0013]圖9為可以采用本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)的框圖。

【具體實(shí)施方式】
[0014]傳統(tǒng)的用于高速串行數(shù)據(jù)鏈路的ODI電路通常為具有其自己的采樣器的獨(dú)立的電路模塊。ODI采樣器通常在均衡器輸出的求和節(jié)點(diǎn)處探測(cè)數(shù)據(jù)通路，并且因此干擾數(shù)據(jù)通路。此外，在推測(cè)性DFE架構(gòu)中，最終的數(shù)據(jù)判決取決于在先數(shù)據(jù)。數(shù)據(jù)通路上的DFE反饋回路通常使得實(shí)現(xiàn)ODI功能為一項(xiàng)非常復(fù)雜的任務(wù)。
[0015]本公開內(nèi)容通過(guò)提出一種新穎的用于與推測(cè)性DFE適應(yīng)電路共享電路(S卩，與推測(cè)性DFE適應(yīng)電路部分集成)的ODI電路的架構(gòu)來(lái)解決這些問(wèn)題。這個(gè)架構(gòu)可以稱為ODI/DFE復(fù)用架構(gòu)。
[0016]本文中所公開的0DI/DFE復(fù)用架構(gòu)實(shí)施方式有利地共享選擇部件。在示例性實(shí)施方式中，ODI電路與推測(cè)性DFE適應(yīng)電路共享采樣和參考電壓生成電路。通過(guò)將DFE適應(yīng)通路用于ODI數(shù)據(jù)采樣，ODI能夠監(jiān)控實(shí)時(shí)數(shù)據(jù)，因?yàn)镈FE適應(yīng)通路用作⑶R通路的副本。然而，數(shù)據(jù)監(jiān)控是不易察覺(jué)的，因?yàn)镺DI與DFE適應(yīng)共享采樣器，并且因此不需要單獨(dú)地在求和節(jié)點(diǎn)處探測(cè)CDR數(shù)據(jù)通路。本文中所描述的共享選擇部件的0DI/DFE復(fù)用架構(gòu)的這樣的實(shí)施方式可以有利地用于使用減小的電路面積、改進(jìn)的信號(hào)完整性以及量測(cè)精度來(lái)實(shí)現(xiàn)ODI功能，因?yàn)镺DI電路以非破壞性的方式將基本上相同的信號(hào)采樣為DFE。
[0017]此外，0DI/DFE復(fù)用架構(gòu)的實(shí)施方式可以使用共享結(jié)構(gòu)來(lái)在使用相位插值時(shí)鐘和⑶R時(shí)鐘獲得的數(shù)據(jù)信號(hào)之間重新同步。這樣的實(shí)施方式可以有利地簡(jiǎn)化作為下一功能階段的誤比特率(BER)校驗(yàn)器的設(shè)計(jì)。這是因?yàn)榘l(fā)送給BER校驗(yàn)器的數(shù)據(jù)已經(jīng)在一個(gè)時(shí)鐘域偶數(shù)/奇數(shù)對(duì)準(zhǔn)。
[0018]采樣和參考電壓生成電路的共享可以以時(shí)間復(fù)用(或者時(shí)間共享)方式來(lái)進(jìn)行。時(shí)間復(fù)用可以使用兩種工作模式來(lái)實(shí)現(xiàn)=DFE模式和ODI模式。
[0019]在DFE模式下，數(shù)據(jù)通路和DFE適應(yīng)采樣器二者使用相位O度和180度的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)時(shí)鐘來(lái)采樣偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)(deven/dodd)。推測(cè)性DFE適應(yīng)使用該偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)，因?yàn)槠湫枰惹氨忍谻DR數(shù)據(jù)來(lái)進(jìn)行輸出選擇。
[0020]在ODI模式下，DFE適應(yīng)采樣器使用在相位O度和180度處的ODI相位插值器(PI)輸出時(shí)鐘來(lái)采樣偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)。然而，輸出選擇仍然需要使用來(lái)自CDR數(shù)據(jù)通路的現(xiàn)有比特?cái)?shù)據(jù)(deven/dodd)。因此，變得可期望的是執(zhí)行PI與CDR時(shí)鐘域之間的數(shù)據(jù)重新同步。PI數(shù)據(jù)與CDR數(shù)據(jù)之間的重新同步在本文中所公開的架構(gòu)中執(zhí)行。這個(gè)重新同步簡(jiǎn)化了 ODI的誤比特率(BER)校驗(yàn)器的設(shè)計(jì)，因?yàn)榘l(fā)送給BER校驗(yàn)器的數(shù)據(jù)已經(jīng)在一個(gè)時(shí)鐘域中偶數(shù)/奇數(shù)對(duì)準(zhǔn)。
[0021]圖1描繪了根據(jù)本發(fā)明的實(shí)施方式的用于高速串行數(shù)據(jù)鏈路的接收器100。接收器100的電路在電路部分中用虛線表示。所示電路部分包括RX(接收器)部分110、DFE/CDR/DESER(判決反饋均衡/時(shí)鐘數(shù)據(jù)恢復(fù)/去序列化)部分120和ODI (裸片上測(cè)量)部分 130。
[0022]RX部分110可以將來(lái)自數(shù)據(jù)鏈路的串行數(shù)據(jù)信號(hào)接收到接收緩沖器中，并且該接收緩沖器可以將串行數(shù)據(jù)信號(hào)(RX輸入)提供給均衡(EQ)電路112。該EQ電路112可以包括連續(xù)時(shí)間線性均衡電路，例如，并且還可以包括可變?cè)鲆娣糯笃麟娐贰?br> [0023]DFE/CDR/DESER 部分 120 可以包括:CDR 回路(PD 122、CP 123 和 VCO 124)、DFE/⑶R采樣器(DFE/⑶R采樣器A或簡(jiǎn)稱為“采樣器A”) 126、去序列化器127、推測(cè)性DFE適應(yīng)引擎128、參考電壓發(fā)生器(VREF_GEN) 144和推測(cè)性DFE適應(yīng)采樣器(DFE適應(yīng)采樣器B或簡(jiǎn)稱為“采樣器B”)148等電路。
[0024]ODI部分130可以包括:0DI邏輯132、相位插值器134和誤比特率(BER)校驗(yàn)器136等電路。此外，ODI部分130還包括DFE/CDR/DESER部分120的VREF_GEN 144和DFE適應(yīng)采樣器B148。換言之，VREF_GEN 144和DFE適應(yīng)采樣器B 148由DFE/CDR/DESER部分120和ODI部分130 二者來(lái)共享。
[0025]如圖所示，RX部分110的EQ電路112的輸出可以提供給求和(SUM)節(jié)點(diǎn)。注意，SUM節(jié)點(diǎn)對(duì)來(lái)自EQ電路112的數(shù)據(jù)信號(hào)和來(lái)自DFE電路的反饋濾波器的誤差信號(hào)(DFE反饋)進(jìn)行有效地求和。
[0026]如另外所示，SUM節(jié)點(diǎn)可以連接至?xí)r鐘數(shù)據(jù)恢復(fù)(CDR)回路(S卩，至H) 122)和兩個(gè)采樣器電路(采樣器A和采樣器B)的輸入。如以上所涉及的，采樣器A用于DFE和CDR二者，米樣器B用于DFE適應(yīng)。根據(jù)本發(fā)明的實(shí)施方式,米樣器B也由ODI電路來(lái)使用。
[0027]如所描繪的，⑶R回路可以包括相位檢測(cè)器(PD) 122、充電泵(CP) 123和壓控制振蕩器(VCO) 124等電路，其中，PD 122,CP 123和VCO 124布置成回路。至PD 122的輸入可以連接至SUM節(jié)點(diǎn)，VCO 124的輸出提供恢復(fù)時(shí)鐘信號(hào)(ck_cdr)。
[0028]ck_cdr信號(hào)可以提供給:⑴去序列化器127的時(shí)鐘輸入端；(ii)DFE/⑶R采樣器A 126的時(shí)鐘輸入端；(iii)向DFE適應(yīng)采樣器B 148提供時(shí)鐘信號(hào)(ck_eye)的時(shí)鐘信號(hào)復(fù)用器(Ck MUX 146)的第一輸入端；以及(iv)向Ck MUX 146的第二輸入端提供其輸出時(shí)鐘信號(hào)(ck_pi)的相位插值器(PI) 134;以及(v)BER校驗(yàn)器136。BER校驗(yàn)器136可以向比特誤碼信號(hào)(BitErr)輸出另外的ODI電路。
[0029]采樣器A 126從SUM節(jié)點(diǎn)接收均衡Rx輸入信號(hào)，并且使用ck_cdr時(shí)鐘信號(hào)來(lái)對(duì)這個(gè)信號(hào)米樣。米樣器A 126向去序列化器127和BER校驗(yàn)器136 二者輸出偶數(shù)數(shù)據(jù)信號(hào)和奇數(shù)數(shù)據(jù)信號(hào)(de/d0_Cdr)。去序列化器127可以輸出并行數(shù)據(jù)信號(hào)Dout[39:0]。并行數(shù)據(jù)信號(hào)被示出為40比特寬，但是取決于具體的實(shí)現(xiàn)也可以使用其他寬度。
[0030]采樣器B 148從SUM節(jié)點(diǎn)處接收均衡Rx輸入信號(hào)，并且使用ck_eye時(shí)鐘信號(hào)來(lái)對(duì)這個(gè)數(shù)據(jù)信號(hào)米樣。米樣器B 148向去序列化器127和BER校驗(yàn)器136 二者輸出偶數(shù)和奇數(shù)數(shù)據(jù)信號(hào)(De/D0_eye)。采樣器B 148還從DFE適應(yīng)引擎128接收輸出信號(hào)(DFE_adapt)。如上所述,ck_eye時(shí)鐘信號(hào)可以通過(guò)Ck MUX 146可控地選擇為ck_cdr或ck_pi。由PI 134輸出的ck_pi時(shí)鐘信號(hào)的相位可以由用戶經(jīng)由ODI邏輯132來(lái)設(shè)置。ck_pi時(shí)鐘信號(hào)的相位可以關(guān)于ck_cdr時(shí)鐘信號(hào)來(lái)設(shè)置。
[0031]用作豎直閾值電平的參考電壓(Vref)由VREF_GEN 144來(lái)生成。VREF_GEN 144可以由控制復(fù)用器(Level MUX 142)的輸出來(lái)控制。Level MUX 142的第一輸入端從ODI邏輯132接收第一閾值控制信號(hào)，Level MUX 142的第二輸入端從DFE適應(yīng)引擎128接收第二閾值控制信號(hào)。來(lái)自O(shè)DI邏輯132的第一閾值控制信號(hào)可以由集成電路的用戶來(lái)設(shè)置，以便關(guān)于眼圖來(lái)設(shè)置豎直閾值電平。
[0032]根據(jù)本發(fā)明的實(shí)施方式，圖1的電路使用時(shí)間共享(時(shí)分復(fù)用)來(lái)提供DFE適應(yīng)功能和ODI適應(yīng)功能二者。在第一時(shí)間組期間，使用第一塊組來(lái)提供DFE適應(yīng)功能，第一塊組包括⑶R回路(PD、CP和VC0)、采樣器A、VREF_GEN、采樣器B和DFE適應(yīng)引擎。在第二時(shí)間組期間，使用第二塊組來(lái)提供ODI適應(yīng)功能，該第二塊組包括ODI邏輯、P1、VREF_GEN、采樣器B和BER校驗(yàn)器。注意，VREF_GEN和采樣器B為用于DFE適應(yīng)功能和ODI適應(yīng)功能二者的共孚塊。
[0033]圖2、圖3、圖4A和圖4B提供了根據(jù)本發(fā)明的實(shí)施方式的用于圖1的接收器100的選擇塊的詳細(xì)的電路實(shí)現(xiàn)。圖2示出了根據(jù)本發(fā)明的實(shí)施方式的RX 110塊和VREF_GEN144塊及其與采樣器A126和采樣器B 148的互連。圖3示出了用于采樣器A 126的詳細(xì)的電路。圖4A示出了采樣器B 148的部分A 400，圖4B示出了采樣器B 148的部分B 450。
[0034]如圖2的下部所示，RX 110中的兩個(gè)可變?cè)鲆娣糯笃?VGA)電路可以接收RX輸入信號(hào)。第一 VGA 202+可以向第一判決電路204+提供數(shù)據(jù)信號(hào),第二 VGA 202-可以向第二判決電路204-提供數(shù)據(jù)信號(hào)。第一判決電路204+從VGA 202+接收數(shù)據(jù)信號(hào)、正的DFE抽頭值(+hi)和DFE反饋信號(hào)。第一判決電路204+向采樣器A 126輸出正極性數(shù)據(jù)信號(hào)(Data+h)。第二判決電路204-從VGA 202-接收數(shù)據(jù)信號(hào)、負(fù)的DFE抽頭值(_hl)和DFE反饋信號(hào)。第一判決電路204+向米樣器A 126輸出負(fù)極性數(shù)據(jù)信號(hào)(Data-h)。
[0035]如圖2的上部所示，VREF_GEN 144接收設(shè)置參考電壓的電平的控制信號(hào)。該控制信號(hào)由電平MUX 142來(lái)提供，電平MUX 142選擇來(lái)自DFE適應(yīng)引擎128的DFE_bus信號(hào)或者來(lái)自O(shè)DI邏輯132的0DI_bus信號(hào)。如進(jìn)一步描繪的，由電平MUX 142進(jìn)行的選擇可以由Adpt_odi控制信號(hào)來(lái)控制。當(dāng)DFE模式有效時(shí)，電平MUX 142然后選擇DFE_bus信號(hào)。當(dāng)ODI適應(yīng)模式有效時(shí)，電平MUX 142然后選擇0DI_bus信號(hào)。
[0036]VREF_GEN 144輸出正極性參考電壓(Vref+)和負(fù)極性參考電壓(Vref-)。Vref+被提供給采樣器B 148的部分A 400，而Vref-被提供給采樣器B 148的部分B 450。
[0037]圖3描繪了根據(jù)本發(fā)明的實(shí)施方式的采樣器A 126的示例性實(shí)現(xiàn)。如圖所示，Data+h信號(hào)由偶數(shù)采樣器電路302+和奇數(shù)采樣器電路304+來(lái)接收，Data_h信號(hào)由偶數(shù)采樣器電路302-和奇數(shù)采樣器電路304-來(lái)接收。
[0038]偶數(shù)采樣器電路302+使用相位O時(shí)鐘信號(hào)來(lái)采樣Data+h信號(hào)，其中相位O時(shí)鐘信號(hào)為平移O度的ck_cdr時(shí)鐘信號(hào)。偶數(shù)采樣器電路302+輸出deven+數(shù)據(jù)信號(hào)。偶數(shù)米樣器電路304+使用相位180時(shí)鐘信號(hào)來(lái)米樣Data+h信號(hào),其中相位180時(shí)鐘信號(hào)為平移180度的ck_cdr時(shí)鐘信號(hào)。偶數(shù)米樣器電路304+輸出dodd+數(shù)據(jù)信號(hào)。
[0039]類似地，偶數(shù)采樣器電路302-使用相位O時(shí)鐘信號(hào)來(lái)采樣Data-h信號(hào)，并且輸出deven-數(shù)據(jù)信號(hào)。奇數(shù)采樣器電路304-使用相位180時(shí)鐘信號(hào)來(lái)采樣Data-h信號(hào)，并且輸出dodd-數(shù)據(jù)信號(hào)。
[0040]偶數(shù)選擇器306e接收deven+和deven-數(shù)據(jù)信號(hào)以及dodd信號(hào)作為控制信號(hào)?；赿odd控制信號(hào)，偶數(shù)選擇器306e選擇deven+和deven-數(shù)據(jù)信號(hào)中的一個(gè)用于向偶數(shù)設(shè)置復(fù)位(SR)鎖存器308e輸出。
[0041 ] 類似地，奇數(shù)選擇器306ο接收dodd+和dodd-數(shù)據(jù)信號(hào)以及deven信號(hào)作為控制信號(hào)?；赿even控制信號(hào)，奇數(shù)選擇器306ο選擇dodd+和dodd-數(shù)據(jù)信號(hào)中的一個(gè)用于向奇數(shù)SR鎖存器308ο輸出。
[0042] 偶數(shù)SR鎖存器308e的輸出可以提供給一系列四個(gè)觸發(fā)器:DFF310e、DFF 312e、DFF 314e 和 DFF 316e。DFF 310e 由相位 0 時(shí)鐘信號(hào)(即，由 ck_cdr)來(lái)觸發(fā)。DFF 312e、DFF 314e和DFF 316e由相位180時(shí)鐘信號(hào)(S卩，由平移180度的ck_cdr)來(lái)觸發(fā)。DFF 310e輸出被提供給奇數(shù)選擇器306ο的deven信號(hào)。DFF 314e的輸出為可以由采樣器B 148的部分A 400中的選擇器416用作控制信號(hào)的偶數(shù)數(shù)據(jù)信號(hào)De。DFF 316e的輸出為提供給去序列化器127的偶數(shù)數(shù)據(jù)信號(hào)de_Cdr。
[0043]類似地，奇數(shù)SR鎖存器308ο的輸出可以提供給一系列四個(gè)觸發(fā)電路:DFF 310ο、DFF 312o、DFF 314ο 和 DFF 316ο。DFF 312ο 由相位 O 時(shí)鐘信號(hào)(即，由 ck_cdr)來(lái)觸發(fā)。DFF 310o,DFF 314ο和DFF 316ο由相位180時(shí)鐘信號(hào)(即，由平移180度的ck_cdr)來(lái)觸發(fā)。DFF 310ο輸出被提供給偶數(shù)選擇器306e的dodd信號(hào)。DFF314o的輸出為可以由采樣器B 148的部分B 450中的選擇器466用作控制信號(hào)的奇數(shù)數(shù)據(jù)信號(hào)Do。DFF 316ο的輸出為提供給去序列化器127的奇數(shù)數(shù)據(jù)信號(hào)d0_cdr。
[0044]圖4A描繪了根據(jù)本發(fā)明的實(shí)施方式的采樣器B 148的部分A400的示例性實(shí)現(xiàn)。采樣器B 148由DFE適應(yīng)電路和ODI電路共享。這樣，采樣器B 148的部分A以如下兩種模式之一工作:DFE模式和ODI模式。部分A中的采樣器使用來(lái)自VREF_GEN 144的Vref+來(lái)生成數(shù)據(jù)信號(hào)。
[0045]如圖所示，Data+h信號(hào)由偶數(shù)采樣器電路402+和奇數(shù)采樣器電路404+來(lái)接收。偶數(shù)采樣器電路402+在DFE模式下使用相位O時(shí)鐘信號(hào)或者在ODI模式下使用相位插值(PD時(shí)鐘信號(hào)來(lái)采樣Data+h信號(hào)。相位O時(shí)鐘信號(hào)為平移O度的ck_cdr時(shí)鐘信號(hào)，ΡΙ_0時(shí)鐘信號(hào)為來(lái)自PI 134的ck_pi時(shí)鐘信號(hào)。ck_pi時(shí)鐘信號(hào)從ck_cdr時(shí)鐘信號(hào)相位平移。偶數(shù)采樣器電路402+輸出a_deVen+數(shù)據(jù)信號(hào)。奇數(shù)采樣器電路404+在DFE模式下使用相位180時(shí)鐘信號(hào)或者在ODI模式下使用PI_180時(shí)鐘信號(hào)來(lái)采樣Data+h信號(hào)。相位180時(shí)鐘信號(hào)為相位平移180度的ck_cdr時(shí)鐘信號(hào)，PI_180時(shí)鐘信號(hào)為相位平移180度的ck_pi時(shí)鐘信號(hào)。奇數(shù)米樣器電路404+輸出a_dodd+數(shù)據(jù)信號(hào)。
[0046]類似地，Data-h信號(hào)由偶數(shù)采樣器電路402-和奇數(shù)采樣器電路404-來(lái)接收。偶數(shù)采樣器電路402-在DFE模式下使用相位O時(shí)鐘信號(hào)或者在ODI模式下使用ΡΙ_0時(shí)鐘信號(hào)來(lái)采樣Data-h信號(hào)。偶數(shù)采樣器電路402-輸出a_deVen-數(shù)據(jù)信號(hào)。奇數(shù)采樣器電路404-在DFE模式下使用相位180時(shí)鐘信號(hào)或者在ODI模式下使用PI_180時(shí)鐘信號(hào)來(lái)采樣Data-h信號(hào)。奇數(shù)米樣器電路404-輸出a_dodd_數(shù)據(jù)信號(hào)。
[0047]偶數(shù)選擇器406e接收a_deven+數(shù)據(jù)信號(hào)和a_deven_數(shù)據(jù)信號(hào)以及dodd信號(hào)作為控制信號(hào)。基于dodd控制信號(hào),偶數(shù)選擇器406e選擇a_deven+數(shù)據(jù)信號(hào)和a_deven_數(shù)據(jù)信號(hào)中的一個(gè)用于向偶數(shù)SR鎖存器408e輸出。
[0048]類似地,奇數(shù)選擇器406ο接收a_dodd+數(shù)據(jù)信號(hào)和a_dodd_數(shù)據(jù)信號(hào)以及deven信號(hào)作為控制信號(hào)?；赿even控制信號(hào)，奇數(shù)選擇器406ο選擇a_dodd+數(shù)據(jù)信號(hào)和a_dodd-數(shù)據(jù)信號(hào)中的一個(gè)用于向奇數(shù)SR鎖存器408ο輸出。
[0049]偶數(shù)SR鎖存器408e的輸出可以提供給一系列三個(gè)觸發(fā)器:DFF410e、DFF 412e和DFF 414e。DFF 410e由時(shí)鐘選擇器411e的輸出來(lái)觸發(fā)。時(shí)鐘選擇器411e由sel_2nd控制信號(hào)來(lái)控制，使得時(shí)鐘選擇器411e在DFE模式下輸出相位O時(shí)鐘信號(hào)(即，ck_cdr),而在ODI模式下輸出相位O或相位270時(shí)鐘信號(hào)(即，平移O度或270度的ck_cdr)。DFF 412e和DFF 414e由相位180時(shí)鐘信號(hào)(即，平移180度的ck_cdr)來(lái)觸發(fā)。DFF 414e的輸出為偶數(shù)數(shù)據(jù)信號(hào)De_eye+。
[0050]類似地，奇數(shù)SR鎖存器408ο的輸出可以提供給一系列三個(gè)觸發(fā)電路:DFF 410ο、DFF 412ο和DFF 414ο。DFF 410ο由時(shí)鐘選擇器411ο的輸出來(lái)觸發(fā)。時(shí)鐘選擇器411ο由sel_2nd控制信號(hào)來(lái)控制,使得時(shí)鐘選擇器411ο在DFE模式下輸出相位180時(shí)鐘信號(hào)(即，平移180度的ck_cdr)，而在ODI模式下輸出相位180或相位90時(shí)鐘信號(hào)(即，平移180度或90度的ck_cdr)。DFF 412ο和DFF 414ο分別由相位O時(shí)鐘信號(hào)和相位180時(shí)鐘信號(hào)來(lái)觸發(fā)。DFF 414ο的輸出為奇數(shù)數(shù)據(jù)信號(hào)D0_eye+。
[0051]偶數(shù)數(shù)據(jù)選擇器416從DFF 414e接收偶數(shù)數(shù)據(jù)信號(hào)De_eye+，而從DFF 464e接收偶數(shù)數(shù)據(jù)信號(hào)De_eye-。偶數(shù)數(shù)據(jù)選擇器416由MUX 418的輸出來(lái)控制。MUX 418由Adpt_odi控制信號(hào)來(lái)控制，使得MUX 418在DFE模式下輸出De信號(hào)，而在ODI模式下輸出vref_sel信號(hào)。偶數(shù)數(shù)據(jù)選擇器416的輸出提供給DFF 420。DFF 420由相位180時(shí)鐘信號(hào)來(lái)觸發(fā)，并且向去序列化器127輸出De_eye數(shù)據(jù)信號(hào)。
[0052]圖4B描繪了根據(jù)本發(fā)明的實(shí)施方式的采樣器B 148的部分B 450的示例性實(shí)現(xiàn)。類似于部分A 400，采樣器B 148的部分B 450以如下兩種模式之一來(lái)工作:DFE模式和ODI模式。雖然部分A 400中的采樣器使用Vref+來(lái)生成數(shù)據(jù)信號(hào)，但是部分B 450中的采樣器使用Vref-來(lái)生成數(shù)據(jù)信號(hào)。
[0053]如圖所示，Data+h信號(hào)由偶數(shù)采樣器電路452+和奇數(shù)采樣器電路454+來(lái)接收。偶數(shù)采樣器電路452+在DFE模式下使用相位O時(shí)鐘信號(hào)或者在ODI模式下使用ΡΙ_0時(shí)鐘信號(hào)來(lái)米樣Data+h信號(hào)。偶數(shù)米樣器電路452+輸出b_deven+數(shù)據(jù)信號(hào)。奇數(shù)米樣器電路454+在DFE模式下使用相位180時(shí)鐘信號(hào)或者在ODI模式下使用PI_180時(shí)鐘信號(hào)來(lái)采樣Data+h信號(hào)。奇數(shù)米樣器電路454+輸出b_dodd+數(shù)據(jù)信號(hào)。
[0054]類似地，Data-h信號(hào)由偶數(shù)采樣器電路452-和奇數(shù)采樣器電路454-來(lái)接收。偶數(shù)采樣器電路452-在DFE模式下使用相位O時(shí)鐘信號(hào)或者在ODI模式下使用ΡΙ_0時(shí)鐘信號(hào)來(lái)米樣Data-h信號(hào)。偶數(shù)米樣器電路452-輸出b_deven_數(shù)據(jù)信號(hào)。奇數(shù)米樣器電路454-在DFE模式下使用相位180時(shí)鐘信號(hào)或者在ODI模式下使用PI_180時(shí)鐘信號(hào)來(lái)采樣Data-h信號(hào)。奇數(shù)米樣器電路454-輸出b_dodd_數(shù)據(jù)信號(hào)。
[0055]偶數(shù)選擇器405e接收b_deven+數(shù)據(jù)信號(hào)和b_deven_數(shù)據(jù)信號(hào)以及dodd信號(hào)作為控制信號(hào)?；赿odd控制信號(hào)，偶數(shù)選擇器456e選擇b_deVen+數(shù)據(jù)信號(hào)和b_deVen-數(shù)據(jù)信號(hào)中的一個(gè)用于向偶數(shù)SR鎖存器458e輸出。
[0056]類似地,奇數(shù)選擇器456ο接收b_dodd+數(shù)據(jù)信號(hào)和b_dodd_數(shù)據(jù)信號(hào)以及deven信號(hào)作為控制信號(hào)?；赿even控制信號(hào)，奇數(shù)選擇器456ο選擇b_dodd+數(shù)據(jù)信號(hào)和b_dodd-數(shù)據(jù)信號(hào)中的一個(gè)用于向奇數(shù)SR鎖存器458ο輸出。
[0057]偶數(shù)SR鎖存器458e的輸出可以提供給一系列三個(gè)觸發(fā)器:DFF 460e、DFF 462e和DFF 464e。DFF 460e由時(shí)鐘選擇器46 Ie的輸出來(lái)觸發(fā)。時(shí)鐘選擇器46 Ie由861_211<1控制信號(hào)來(lái)控制，使得時(shí)鐘選擇器461e在DFE模式下輸出相位O時(shí)鐘信號(hào)(即，ck_cdr),而在ODI模式下輸出相位O或相位270時(shí)鐘信號(hào)(即，平移O度或270度的ck_cdr)。DFF 462e和DFF 464e由相位180時(shí)鐘信號(hào)(即，平移180度的ck_cdr)來(lái)觸發(fā)。DFF 464e的輸出為偶數(shù)數(shù)據(jù)信號(hào)De_eye+。
[0058]類似地，奇數(shù)SR鎖存器458ο的輸出可以提供給一系列三個(gè)觸發(fā)電路:DFF 460ο、DFF 462ο和DFF 464o。DFF 460ο由時(shí)鐘選擇器461ο的輸出來(lái)觸發(fā)。時(shí)鐘選擇器461ο由sel_2nd控制信號(hào)來(lái)控制,使得時(shí)鐘選擇器461ο在DFE模式下輸出相位180時(shí)鐘信號(hào)(即，平移180度的ck_cdr)，而在ODI模式下輸出相位180或相位90時(shí)鐘信號(hào)(即，平移180度或90度的ck_cdr)。DFF 462ο和DFF 464ο分別由相位O時(shí)鐘信號(hào)和相位180時(shí)鐘信號(hào)來(lái)觸發(fā)。DFF 464ο的輸出為奇數(shù)數(shù)據(jù)信號(hào)D0_eye+。
[0059]奇數(shù)數(shù)據(jù)選擇器466從DFF 414ο接收奇數(shù)數(shù)據(jù)信號(hào)Do_eye+，而從DFF 464ο接收奇數(shù)數(shù)據(jù)信號(hào)D0_eye-。奇數(shù)數(shù)據(jù)選擇器466由MUX 468的輸出來(lái)控制。MUX 468由Adpt_odi控制信號(hào)來(lái)控制，使得MUX 468在DFE模式下輸出Do信號(hào)，而在ODI模式下輸出vref_sel信號(hào)。奇數(shù)數(shù)據(jù)選擇器416的輸出被提供給DFF 470。DFF470由相位180時(shí)鐘信號(hào)來(lái)觸發(fā)，并且向去序列化器127輸出D0_eye數(shù)據(jù)信號(hào)。
[0060]圖5為根據(jù)本發(fā)明的實(shí)施方式的用于數(shù)據(jù)重新同步的時(shí)序圖。串行數(shù)據(jù)IN表示偶數(shù)(e)數(shù)據(jù)比特和奇數(shù)(ο)數(shù)據(jù)比特的時(shí)序。CK_CDR示出了 CDR時(shí)鐘信號(hào)的時(shí)序。圖5所描繪的實(shí)例用于偶數(shù)數(shù)據(jù)。
[0061]在實(shí)例I中，PI時(shí)鐘信號(hào)(具有用向上箭頭表示的向上邊緣)相對(duì)于CK_CDR具有在從O度到+90度的范圍內(nèi)的相移。PI采樣數(shù)據(jù)通過(guò)使用(CK_CDR的)180度的dodd信號(hào)來(lái)選擇。在隨后的DFF階段(410e或460e)在(CK_CDR的)0度處執(zhí)行第二采樣。
[0062]在實(shí)例2中，PI時(shí)鐘信號(hào)相對(duì)于CK_CDR具有在從-90度到O度的范圍內(nèi)的相移。PI采樣數(shù)據(jù)仍然通過(guò)使用(CK_CDR的)180度的dodd信號(hào)來(lái)選擇。然而，在隨后的DFF階段(410e或460e)在(CK_CDR的)270度處執(zhí)行第二采樣。用于第二采樣的相位(用于偶數(shù)數(shù)據(jù)的O度或270度，以及用于奇數(shù)數(shù)據(jù)的180度或90度)使用由ODI邏輯132輸出的561_211<1控制信號(hào)(比特)來(lái)選擇。
[0063]在實(shí)例3中，PI時(shí)鐘信號(hào)相對(duì)于CK_CDR具有在從+90度到+180度的范圍內(nèi)的相移。在這一實(shí)例中，應(yīng)用將PI 180時(shí)鐘(平移180度的CK_PI)與PI O時(shí)鐘(平移O度的CK_PI，如實(shí)例3的第一行所示)進(jìn)行交換的“反向”操作，反之亦然。實(shí)例3的第二行示出了交換之后的PI O時(shí)鐘。可見(jiàn)，通過(guò)交換PI O時(shí)鐘和PI 180時(shí)鐘，實(shí)例3變得等同于實(shí)例2。因此，在交換之后，PI O時(shí)鐘可以用來(lái)采樣偶數(shù)數(shù)據(jù)，而dodd信號(hào)可以用來(lái)選擇PI采樣數(shù)據(jù)(即，作為輸出數(shù)據(jù)MUX選擇器)。在隨后的DFF階段(410e或460e)在(CK_CDR的)270度處可以執(zhí)行第二采樣。
[0064]在實(shí)例4中，PI時(shí)鐘信號(hào)相對(duì)于CK_CDR具有在從_180度到-90度的范圍內(nèi)的相移。在這一實(shí)例中，應(yīng)用將PI 180時(shí)鐘(平移180度的CK_PI)與PI O時(shí)鐘(平移O度的CK_PI，如實(shí)例4的第一行所示)進(jìn)行交換的“反向”操作，反之亦然。實(shí)例4的第二行示出了交換之后的PI O時(shí)鐘。可見(jiàn)，通過(guò)交換PI O時(shí)鐘和PI 180時(shí)鐘，實(shí)例4變得等同于實(shí)例I。因此，在交換之后，PI O時(shí)鐘可以用來(lái)采樣偶數(shù)數(shù)據(jù)，而dodd信號(hào)可以用來(lái)選擇PI采樣數(shù)據(jù)(即，作為輸出數(shù)據(jù)MUX選擇器)。在隨后的DFF階段(410e或460e)在(CK_CDR的)0度處可以執(zhí)行第二采樣。
[0065]在示例性實(shí)現(xiàn)中，ODI邏輯132可以使得BER校驗(yàn)器136依次處理上述四個(gè)實(shí)例。因此，選擇可以由最小BER實(shí)例組成。通過(guò)選擇最小BER實(shí)例，選擇具有正確的時(shí)序設(shè)置的實(shí)例用于數(shù)據(jù)BER監(jiān)控。
[0066]注意，在上述示例性實(shí)現(xiàn)中，存在兩個(gè)DFE適應(yīng)數(shù)據(jù)通路。一個(gè)數(shù)據(jù)通路使用Vref+作為參考電壓，另一數(shù)據(jù)通路使用Vref-作為參考電壓。在DFE模式下，要用作輸出通路的數(shù)據(jù)通路通過(guò)使用CDR數(shù)據(jù)(即，通過(guò)使用De和Do)來(lái)動(dòng)態(tài)選擇。在ODI模式下，再次在使用Vref+的數(shù)據(jù)通路與使用Vref-的數(shù)據(jù)通路之間選擇輸出通路。這個(gè)選擇是由輸出控制比特vref_sel的ODI邏輯132來(lái)進(jìn)行的。使用Vref+的數(shù)據(jù)通路被選擇來(lái)監(jiān)控眼睛的上半部分(圖6所示)，而使用Vref-的數(shù)據(jù)通路被選擇來(lái)監(jiān)控眼睛的下半部分(仍圖6所示)。
[0067]參考電壓電平是可控的。在DFE模式下，Vref+電平和Vref-電平由DFA適應(yīng)引擎128通過(guò)使用DFE_bus信號(hào)來(lái)控制。在ODI模式下，用于眼圖的豎直掃描(見(jiàn)圖6)通過(guò)使用0DI_bus信號(hào)在ODI邏輯132的控制下掃描Vref+和Vref-來(lái)執(zhí)行。
[0068]圖6為根據(jù)本發(fā)明的實(shí)施方式的描繪了采樣時(shí)鐘步進(jìn)的眼圖。在所描繪的示例實(shí)現(xiàn)中，一個(gè)單位間隔(UI)中示出了 32個(gè)采樣時(shí)鐘步進(jìn)。在其他實(shí)現(xiàn)中可以使用每Π其他數(shù)量的采樣時(shí)鐘步進(jìn)。因此，可以使得從相位插值器(PI) 134輸出的CK_PI時(shí)鐘信號(hào)步進(jìn)。
[0069]圖7為根據(jù)本發(fā)明的實(shí)施方式的在集成電路中提供裸片上測(cè)量和判決反饋均衡二者的方法700的流程圖。從數(shù)據(jù)鏈路接收702輸入信號(hào)。從輸入信號(hào)中可以獲取704恢復(fù)時(shí)鐘信號(hào)。此外，使用由恢復(fù)時(shí)鐘信號(hào)觸發(fā)的第一采樣器可以根據(jù)輸入信號(hào)來(lái)生成706恢復(fù)數(shù)據(jù)信號(hào)。
[0070]根據(jù)本發(fā)明的實(shí)施方式，通過(guò)對(duì)恢復(fù)時(shí)鐘信號(hào)應(yīng)用相位插值可以生成708相位插值時(shí)鐘信號(hào)。在執(zhí)行判決反饋均衡適應(yīng)的第一工作模式下，可以使用恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)710第二采樣器。此外，在第二工作模式下，可以使用相位插值時(shí)鐘信號(hào)來(lái)觸發(fā)712第二采樣器，以生成眼圖數(shù)據(jù)用于裸片上測(cè)量。
[0071]在第二工作模式下，可以執(zhí)行714雙回路，其中使得相位插值時(shí)鐘信號(hào)在單位間隔內(nèi)步進(jìn)，并且使得用于第二采樣器的正參考電壓和負(fù)參考電壓的幅值在預(yù)定范圍內(nèi)步進(jìn)。在雙回路內(nèi)，可以使用BER校驗(yàn)器來(lái)確定誤比特率。
[0072]圖8為可以包括本發(fā)明的多個(gè)方面的現(xiàn)場(chǎng)可編程門陣列(FPGA) 10的簡(jiǎn)化的部分框圖。應(yīng)當(dāng)理解，本發(fā)明的實(shí)施方式可以用在多種類型的集成電路中，如現(xiàn)場(chǎng)可編程門陣列(FPGA)、可編程邏輯器件(PLD)、復(fù)雜可編程邏輯器件(CPLD)、可編程邏輯陣列(PLA)、數(shù)字信號(hào)處理器(DSP)和專用集成電路(ASIC)。
[0073]FPGA 10的“核心”中包括通過(guò)具有變化的長(zhǎng)度和速度的列和行互連導(dǎo)體的網(wǎng)絡(luò)而互連的可編程邏輯陣列塊12 (LAB)的二維陣列。LAB 12包括多個(gè)(例如，十個(gè))邏輯元件(或 LE)。
[0074]LE為提供用戶定義的邏輯功能的有效實(shí)現(xiàn)的可編程邏輯塊。FPGA具有大量的可以被配置成實(shí)現(xiàn)各種組合和順序功能的邏輯元件。這些邏輯元件能夠訪問(wèn)可編程互連結(jié)構(gòu)。可編程互連結(jié)構(gòu)可以被編程為互連幾乎任何期望配置的邏輯元件。
[0075]FPGA 10還可以包括分布式存儲(chǔ)器結(jié)構(gòu)，該分布式存儲(chǔ)器結(jié)構(gòu)包括貫穿整個(gè)陣列設(shè)置的具有變化的尺寸的隨機(jī)存取存儲(chǔ)器(RAM)塊。RAM塊包括例如塊14、塊16和塊18。這些存儲(chǔ)器塊還可以包括移位寄存器和FIFO緩存器。
[0076]FPGA 10還可以包括數(shù)字信號(hào)處理(DSP)塊20，該DSP塊20可以實(shí)現(xiàn)例如具有加法或減法結(jié)構(gòu)的復(fù)用器。在這一示例中，位于芯片周圍附近的輸入/輸出元件(1E) 22支持大量的單端標(biāo)準(zhǔn)和不同的輸入/輸出標(biāo)準(zhǔn)。每個(gè)1E 22耦合至FPGA 10的外部端子(即，引腳)。例如，可以如圖所示地布置收發(fā)器(TX/RX)通道陣列，其中每個(gè)TX/RX通道電路30耦合至若干LAB。TX/RX通道電路30可以包括本文中所描述的接收器電路等電路。
[0077]應(yīng)當(dāng)理解，本文中描述FPGA 10僅出于說(shuō)明性目的，并且本發(fā)明可以用很多不同類型的PLD、FPGA和ASIC來(lái)實(shí)現(xiàn)。
[0078]圖9示出了可以實(shí)施本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)50的框圖。系統(tǒng)50可以是編程數(shù)字計(jì)算機(jī)系統(tǒng)、數(shù)字信號(hào)處理系統(tǒng)、專用數(shù)字交換網(wǎng)絡(luò)或其他處理系統(tǒng)。此外，這樣的系統(tǒng)可以被設(shè)計(jì)用于各種各樣的應(yīng)用，比如電信系統(tǒng)、汽車系統(tǒng)、控制系統(tǒng)、消費(fèi)電子產(chǎn)品、個(gè)人電腦、互聯(lián)網(wǎng)通信和聯(lián)網(wǎng)等。此外，系統(tǒng)50可以設(shè)置在單個(gè)板上、多個(gè)板上或者多個(gè)外殼內(nèi)。
[0079]系統(tǒng)50包括通過(guò)一個(gè)或多個(gè)總線互連的處理單元52、存儲(chǔ)器單元54和輸入/輸出(I/O)單元56。根據(jù)這個(gè)示例性實(shí)施方式，F(xiàn)PGA58內(nèi)嵌在處理單元52中。FPGA 58可以服務(wù)于系統(tǒng)50內(nèi)的很多不同目的。FPGA 58可以例如為處理單元52的邏輯構(gòu)建塊，以支持其內(nèi)部和外部操作。FPGA 58被編程為實(shí)現(xiàn)扮演其在系統(tǒng)操作中的具體角色所必需的邏輯功能。FPGA 58具體可以通過(guò)連接60耦合至存儲(chǔ)器54，并且通過(guò)連接62耦合至I/O單兀56。
[0080]處理單元52可以將數(shù)據(jù)指向合適的系統(tǒng)部件以進(jìn)行處理或存儲(chǔ)、執(zhí)行存儲(chǔ)器54內(nèi)存儲(chǔ)的程序、經(jīng)由I/o單元56接收并且發(fā)送數(shù)據(jù)，或者其他類似的功能。處理單元52可以是中央處理單元(CPU)、微處理器、浮點(diǎn)協(xié)處理器、圖形協(xié)處理器、硬件控制器、微控制器、被編程用作控制器的現(xiàn)場(chǎng)可編程門陣列、網(wǎng)絡(luò)控制器、或任何類型的處理器或控制器。此夕卜，在很多實(shí)施方式中，通常不需要CPU。
[0081]例如，替代CPU，一個(gè)或多個(gè)FPGA 58可以控制系統(tǒng)的邏輯操作。作為另一示例，F(xiàn)PGA 58用作可以根據(jù)需要被重新編程以處理具體的計(jì)算任務(wù)的可配置處理器。或者，F(xiàn)PGA58本身可以包括嵌入式微處理器。存儲(chǔ)器單元54可以是隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、固定或柔性磁盤介質(zhì)、閃存、磁帶、或任何其他存儲(chǔ)器件、或者這些存儲(chǔ)器件的任何組合。
[0082]本文中所公開的附加實(shí)施方式包括以下內(nèi)容。
[0083]附加實(shí)施方式I。一種用于高速串行接口的接收器，所述接收器包括:
[0084]時(shí)鐘數(shù)據(jù)恢復(fù)回路，所述時(shí)鐘數(shù)據(jù)恢復(fù)回路用于從接收的輸入信號(hào)中獲取恢復(fù)時(shí)鐘信號(hào)，
[0085]第一采樣器，所述第一采樣器由所述恢復(fù)時(shí)鐘信號(hào)觸發(fā)用于根據(jù)所接收的輸入信號(hào)生成恢復(fù)數(shù)據(jù)信號(hào)；
[0086]相位插值器，所述相位插值器根據(jù)所述恢復(fù)時(shí)鐘信號(hào)生成相位插值時(shí)鐘信號(hào)；以及
[0087]第二采樣器，所述第二采樣器在判決反饋均衡模式下由所述恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)，而在裸片上測(cè)量模式下由所述相位插值時(shí)鐘信號(hào)來(lái)觸發(fā)。
[0088]附加實(shí)施方式2。根據(jù)附加實(shí)施方式I所述的接收器，其中在所述裸片上測(cè)量模式下，使得所述相位插值時(shí)鐘信號(hào)的相位在單位間隔內(nèi)步進(jìn)。
[0089]附加實(shí)施方式3。根據(jù)附加實(shí)施方式I或2所述的接收器，還包括:
[0090]誤比特率校驗(yàn)器，所述誤比特率校驗(yàn)器在所述第二工作模式下接收由所述第二采樣器電路輸出的相位插值數(shù)據(jù)信號(hào)、所述恢復(fù)數(shù)據(jù)信號(hào)和所述恢復(fù)時(shí)鐘信號(hào)。
[0091]附加實(shí)施方式4。根據(jù)附加實(shí)施方式I至3中任一項(xiàng)所述的接收器，還包括:
[0092]參考電壓發(fā)生器，所述參考電壓發(fā)生器在所述第一工作模式下向所述第二采樣器電路提供由判決反饋均衡適應(yīng)引擎來(lái)控制的第一參考電壓對(duì)，而在所述第二工作模式下向所述第二采樣器電路提供由裸片上測(cè)量邏輯來(lái)控制的第二參考電壓對(duì)。
[0093]在以上描述中，給出了大量具體的細(xì)節(jié)以提供對(duì)本發(fā)明的實(shí)施方式的透徹理解。然而，對(duì)本發(fā)明的所說(shuō)明的實(shí)施方式的以上描述并非意在是排他性的，或者將本發(fā)明限制為所公開的精確形式。相關(guān)領(lǐng)域的技術(shù)人員可以認(rèn)識(shí)到，可以在沒(méi)有這些具體的細(xì)節(jié)中的一個(gè)或多個(gè)的情況下、或者使用其他方法、部件等來(lái)實(shí)踐本發(fā)明。
[0094]在其他實(shí)例中，沒(méi)有詳細(xì)示出或描述公知的結(jié)構(gòu)或操作，以避免本發(fā)明的各個(gè)方面混淆。如相關(guān)領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，雖然本文中出于說(shuō)明性目的描述了本發(fā)明的【具體實(shí)施方式】和示例，然而在本發(fā)明的范圍內(nèi)的各種等同修改也是可能的。這些修改可以鑒于以上詳細(xì)描述來(lái)對(duì)本發(fā)明進(jìn)行。
【權(quán)利要求】
1.一種用于數(shù)據(jù)鏈路的接收器，所述接收器包括: 數(shù)據(jù)通路，所述數(shù)據(jù)通路從所述數(shù)據(jù)鏈路接收輸入信號(hào)，所述數(shù)據(jù)通路包括: 時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)回路，所述時(shí)鐘數(shù)據(jù)恢復(fù)回路用于從所述輸入信號(hào)中獲取恢復(fù)時(shí)鐘信號(hào)，以及 第一米樣器電路，所述第一米樣器電路由所述恢復(fù)時(shí)鐘信號(hào)觸發(fā)用于根據(jù)所述輸入信號(hào)生成恢復(fù)數(shù)據(jù)信號(hào)； 相位插值器，所述相位插值器接收所述恢復(fù)時(shí)鐘信號(hào)并且生成相位插值時(shí)鐘信號(hào)；以及 判決反饋均衡(DFE)電路，所述判決反饋均衡電路包括第二采樣器電路，所述第二采樣器電路在第一工作模式下由所述恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)，而在第二工作模式下由所述相位插值時(shí)鐘信號(hào)來(lái)觸發(fā)。
2.根據(jù)權(quán)利要求1所述的接收器，其中所述第一工作模式執(zhí)行推測(cè)性DFE適配，并且其中所述第二工作模式執(zhí)行裸片上測(cè)量功能。
3.根據(jù)權(quán)利要求1或2所述的接收器，其中在所述第二工作模式下，所述相位插值時(shí)鐘信號(hào)的相位跨單位間隔而步進(jìn)。
4.根據(jù)權(quán)利要求3所述的接收器，還包括: 誤比特率校驗(yàn)器，所述誤比特率校驗(yàn)器在所述第二工作模式下接收所述恢復(fù)數(shù)據(jù)信號(hào)、所述恢復(fù)時(shí)鐘信號(hào)和由所述第二采樣電路采樣器電路輸出的相位插值數(shù)據(jù)信號(hào)。
5.根據(jù)權(quán)利要求1或2所述的接收器，還包括: 參考電壓發(fā)生器，所述參考電壓發(fā)生器在所述第一工作模式下向所述第二采樣器電路提供由DFE適應(yīng)引擎所控制的第一參考電壓對(duì)，而在所述第二工作模式下向所述第二采樣器電路提供由裸片上測(cè)量邏輯所控制的第二參考電壓對(duì)。
6.根據(jù)權(quán)利要求5所述的接收器，其中在所述第二工作模式下，所述第二參考電壓對(duì)的電壓電平在一個(gè)電壓電平范圍上步進(jìn)。
7.根據(jù)權(quán)利要求1或2所述的接收器，其中所述第二采樣器電路包括使用正極性參考電壓的第一偶數(shù)采樣器和第一奇數(shù)采樣器以及使用負(fù)極性參考電壓的第二偶數(shù)采樣器和第二奇數(shù)米樣器。
8.根據(jù)權(quán)利要求7所述的接收器，其中所述第二采樣器電路還包括在所述第一偶數(shù)采樣器、所述第一奇數(shù)采樣器、所述第二偶數(shù)采樣器和所述第二奇數(shù)采樣器中的每個(gè)采樣器之后的一系列觸發(fā)電路。
9.根據(jù)權(quán)利要求8所述的接收器，其中所述一系列觸發(fā)電路執(zhí)行所述相位插值時(shí)鐘信號(hào)的時(shí)鐘域與所述恢復(fù)時(shí)鐘信號(hào)的時(shí)鐘域之間的重新同步。
10.一種在集成電路中提供裸片上測(cè)量和判決反饋均衡二者的方法，所述方法包括: 從數(shù)據(jù)鏈路接收輸入信號(hào)； 從所述輸入信號(hào)中獲取恢復(fù)時(shí)鐘信號(hào)； 使用由所述恢復(fù)時(shí)鐘信號(hào)觸發(fā)的第一采樣器來(lái)根據(jù)所述輸入信號(hào)生成恢復(fù)數(shù)據(jù)信號(hào); 通過(guò)對(duì)所述恢復(fù)時(shí)鐘信號(hào)應(yīng)用相位插值來(lái)生成相位插值時(shí)鐘信號(hào)； 在執(zhí)行判決反饋均衡適應(yīng)的第一工作模式下使用所述恢復(fù)時(shí)鐘信號(hào)來(lái)觸發(fā)第二采樣器；以及 在第二工作模式下使用所述相位插值時(shí)鐘信號(hào)來(lái)觸發(fā)所述第二采樣器，以便生成用于所述裸片上測(cè)量的眼圖數(shù)據(jù)。
11.根據(jù)權(quán)利要求10所述的方法，還包括: 在所述第二工作模式下，將所述相位插值時(shí)鐘信號(hào)的相位跨單位間隔步進(jìn)。
12.根據(jù)權(quán)利要求10或11所述的方法，還包括: 在所述第二工作模式下，使用所述恢復(fù)數(shù)據(jù)信號(hào)、所述恢復(fù)時(shí)鐘信號(hào)和從所述第二采樣器輸出的相位插值數(shù)據(jù)信號(hào)來(lái)確定誤比特率。
13.根據(jù)權(quán)利要求10或11所述的方法，還包括: 在所述第一工作模式下向所述第二采樣器提供由DFE適應(yīng)引擎所控制的第一參考電壓對(duì)，而在所述第二工作模式下向所述第二采樣器提供由裸片上測(cè)量邏輯所控制的第二參考電壓對(duì)。
14.根據(jù)權(quán)利要求13所述的方法，還包括: 在所述第二工作模式下，將所述第二參考電壓對(duì)的電壓電平在眾多電壓電平上步進(jìn)。
15.根據(jù)權(quán)利要求10或11所述的方法，還包括: 執(zhí)行所述相位插值時(shí)鐘信號(hào)的時(shí)鐘域與所述恢復(fù)時(shí)鐘信號(hào)的時(shí)鐘域之間的重新同步。
16.根據(jù)權(quán)利要求15所述的方法，其中所述第二采樣器包括使用正極性參考電壓的第一偶數(shù)采樣器和第一奇數(shù)采樣器以及使用負(fù)極性參考電壓的第二偶數(shù)采樣器和第二奇數(shù)采樣器，并且其中所述重新同步由在所述第一偶數(shù)采樣器、所述第一奇數(shù)采樣器、所述第二偶數(shù)采樣器和所述第二奇數(shù)采樣器中的每個(gè)采樣器之后的一系列觸發(fā)電路來(lái)執(zhí)行。
【文檔編號(hào)】H04L25/03GK104348681SQ201410377592
【公開日】2015年2月11日 申請(qǐng)日期:2014年8月1日 優(yōu)先權(quán)日:2013年8月2日
【發(fā)明者】柯燕京, T·M·特蘭, 丁瑋琦, J·申, X·劉, S·拉曼, 李鵬 申請(qǐng)人:阿爾特拉公司