一種fpga鏈路參數(shù)的分析方法
【專利摘要】本發(fā)明公開了一種FPGA鏈路參數(shù)的分析方法，針對(duì)Intel平臺(tái)和FPGA互聯(lián)的系統(tǒng)架構(gòu)，在調(diào)試階段，通過(guò)FPGA自帶的調(diào)試軟件做環(huán)回測(cè)試，從FPGA發(fā)包數(shù)據(jù)，CPU接收到數(shù)據(jù)后再環(huán)回給FPGA，在這整個(gè)通道中用于補(bǔ)償信道衰減的參數(shù)有四個(gè)，分別是FPGA發(fā)送端的預(yù)加重值，CPU接收端的CTLE值，CPU發(fā)送端的預(yù)加重值以及FPGA接收端的CTLE值，采取分段分析的方法，將CPU端的環(huán)回?cái)嚅_，分別分析單一信號(hào)傳輸方向的鏈路參數(shù)，逐個(gè)確定這四個(gè)變量。該方法省去了同時(shí)遍歷4個(gè)變量的繁瑣過(guò)程，逐步確定各個(gè)參數(shù)，分析目的性單一明確，大大的提高了效率，同時(shí)也提高了參數(shù)設(shè)置的精確度。
【專利說(shuō)明】—種FPGA鏈路參數(shù)的分析方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種FPGA鏈路參數(shù)的分析方法。
技術(shù)背景
[0002]隨著現(xiàn)在科技的發(fā)展，信號(hào)速率越來(lái)越高，系統(tǒng)架構(gòu)越來(lái)越復(fù)雜，鏈路損耗也越來(lái)越大，面對(duì)日益上升的信號(hào)速率，單純的信道傳輸無(wú)法滿足高速總線當(dāng)前的復(fù)雜拓?fù)?，需要通過(guò)預(yù)加重和均衡補(bǔ)償信道衰減以提高接收端的時(shí)序要求和電壓幅值。
[0003]對(duì)于Intel平臺(tái)的系統(tǒng)研發(fā)，Intel提供了詳細(xì)的設(shè)計(jì)指導(dǎo)書及平臺(tái)支持。針對(duì)不同的拓?fù)浼軜?gòu)，設(shè)計(jì)指導(dǎo)書給出了詳細(xì)的鏈路參數(shù)，如走線長(zhǎng)度，走線間距，走線最大損耗值等，同時(shí)在Intel的平臺(tái)支持網(wǎng)站上提供了不同鏈路拓?fù)涞南鄳?yīng)算法，將鏈路的仿真參數(shù)上傳到該網(wǎng)站上，會(huì)自動(dòng)計(jì)算分析得到相應(yīng)的預(yù)加重和均衡值，用以補(bǔ)償信道的衰減。但是該網(wǎng)站僅支持Intel平臺(tái)互聯(lián)的架構(gòu)，對(duì)于目前Intel和FPGA互聯(lián)的架構(gòu)，此方法不可用。
[0004]對(duì)于自主研發(fā)的公司，越來(lái)越多的產(chǎn)品不完全依賴于Intel平臺(tái)，系統(tǒng)架構(gòu)中越來(lái)越多的用到FPGA，而FPGA的平臺(tái)支持又遠(yuǎn)沒有Intel的成熟，這些信道衰減的補(bǔ)償值需要通過(guò)繁瑣漫長(zhǎng)的遍歷才能找到最佳值。因此本發(fā)明就是提供一種FPGA鏈路參數(shù)分析的方法。
[0005]當(dāng)前FPGA的鏈路架構(gòu)及需要分析調(diào)試的參數(shù)如圖1，在這整個(gè)調(diào)試過(guò)程中，四個(gè)參數(shù)都是變量，若四個(gè)參數(shù)一起遍歷，則是一個(gè)繁瑣的漫長(zhǎng)的遍歷過(guò)程。
[0006]現(xiàn)場(chǎng)可編程邏輯門陣列(英語(yǔ):Field Programmable Gate Array, FPGA),是一個(gè)含有可編輯元件的半導(dǎo)體設(shè)備，可供使用者現(xiàn)場(chǎng)程序化的邏輯門陣列元件。

【發(fā)明內(nèi)容】

[0007]本發(fā)明要解決的技術(shù)問題是:針對(duì)Intel平臺(tái)和FPGA互聯(lián)的系統(tǒng)架構(gòu)，在調(diào)試階段，是通過(guò)FPGA自帶的調(diào)試軟件做環(huán)回測(cè)試，即從FPGA發(fā)包數(shù)據(jù)，CPU接收到數(shù)據(jù)后再環(huán)回給FPGA。在這整個(gè)通道中用于補(bǔ)償信道衰減的參數(shù)有四個(gè)，分別是FPGA發(fā)送端的預(yù)加重值，CPU接收端的CTLE值，CPU發(fā)送端的預(yù)加重值以及FPGA接收端的CTLE值，其中發(fā)送端的預(yù)加重值分別有上千種設(shè)置，接收端的均衡值也分別有上十中設(shè)置，如果要找到鏈路最優(yōu)值，則需要遍歷上億次，相當(dāng)花費(fèi)時(shí)間，同時(shí)操作也不切實(shí)際。所以此專利就是針對(duì)這一問題發(fā)明的一種FPGA鏈路參數(shù)分析方法。
[0008]本發(fā)明所采用的技術(shù)方案為:
一種FPGA鏈路參數(shù)的分析方法，針對(duì)Intel平臺(tái)和FPGA互聯(lián)的系統(tǒng)架構(gòu)，在調(diào)試階段，通過(guò)FPGA自帶的調(diào)試軟件做環(huán)回測(cè)試，從FPGA發(fā)包數(shù)據(jù)，CPU接收到數(shù)據(jù)后再環(huán)回給FPGA，在這整個(gè)通道中用于補(bǔ)償信道衰減的參數(shù)有四個(gè)，分別是FPGA發(fā)送端的預(yù)加重值，CPU接收端的CTLE值，CPU發(fā)送端的預(yù)加重值以及FPGA接收端的CTLE值，采取分段分析的方法，將CPU端的環(huán)回?cái)嚅_，分別分析單一信號(hào)傳輸方向的鏈路參數(shù)，逐個(gè)確定這四個(gè)變量。
[0009]分析步驟如下:
O預(yù)估鏈路預(yù)加重需要補(bǔ)償?shù)男诺浪p值:
假設(shè)整個(gè)鏈路是通過(guò)CPU發(fā)送到CPU接收，搭建該鏈路仿真拓?fù)洳⒎抡娴玫絫rO文件，借助Intel平臺(tái)的網(wǎng)站，根據(jù)實(shí)際鏈路分析計(jì)算出相對(duì)較優(yōu)的預(yù)加重值，該預(yù)加重值為各階系數(shù)值，通過(guò)公式計(jì)算出當(dāng)CPU是鏈路發(fā)送端時(shí)預(yù)加重值需要補(bǔ)償多少；
2)分析FPGA發(fā)送，CPU接收的鏈路參數(shù):
FPGA端連接FPGA調(diào)試軟件，并發(fā)送數(shù)據(jù)，CPU端通過(guò)探頭引出與示波器連接(CPU端用CPU特殊治具代替，此特殊治具用于將每個(gè)通道通過(guò)測(cè)試探頭引出，然后通過(guò)測(cè)試探頭與示波器連接)，通過(guò)FPGA調(diào)試軟件將預(yù)加重值設(shè)置為第一步預(yù)估的結(jié)果，在示波器端讀眼圖并記錄，然后再上下微調(diào)預(yù)加重值，在示波器端讀眼圖并比較，找到更優(yōu)的眼圖時(shí)的預(yù)加重值，于是FPGA端的預(yù)加重值便找到了固定值，然后通過(guò)示波器的CTLE功能遍歷CTLE值，找到同時(shí)加在預(yù)加重值和均衡CTLE值時(shí)的最佳接收眼圖；。因?yàn)镃PU端的CLTE值只有16種選擇，所以遍歷很方便。
[0010]3)分析CPU發(fā)送，F(xiàn)PGA接收的鏈路參數(shù):
假設(shè)整個(gè)鏈路是CPU發(fā)送CPU接收，搭建該鏈路仿真拓?fù)洳⒎抡娴玫絫rO文件，借助Intel平臺(tái)的網(wǎng)站，根據(jù)實(shí)際鏈路分析計(jì)算出相對(duì)較優(yōu)的預(yù)加重值，填入到CPU端BIOS里去;
4)分析環(huán)回鏈路參數(shù):
此時(shí)再接通整個(gè)環(huán)回鏈路，通過(guò)FPGA調(diào)試軟件控制FPGA發(fā)送數(shù)據(jù)，同時(shí)設(shè)置好前述步驟得到的預(yù)加重值和CTLE值，在FPGA端看環(huán)回鏈路最終接收端的誤碼率。在這一環(huán)節(jié)，整個(gè)鏈路的參數(shù)還剩FPGA接收端的CTLE是變量，其他都已確定，而FPGA接收端的CTLE值只有8種選擇，所以可以遍歷該值得到整個(gè)鏈路信號(hào)質(zhì)量最優(yōu)時(shí)的各參數(shù)值。
[0011]本發(fā)明的有益效果為:該方法省去了同時(shí)遍歷4個(gè)變量的繁瑣過(guò)程，逐步確定各個(gè)參數(shù)，分析目的性單一明確，大大的提高了效率，同時(shí)也提高了參數(shù)設(shè)置的精確度。
【專利附圖】

【附圖說(shuō)明】
[0012]圖1為當(dāng)前FPGA鏈路參數(shù)分析方法示意圖；
圖2為預(yù)加重各階系數(shù)與損耗補(bǔ)償?shù)霓D(zhuǎn)換公式；
圖3為FPGA發(fā)送CPU接收的鏈路拓?fù)涫疽鈭D；
圖4為FPGA發(fā)送CPU接收的鏈路參數(shù)分析示意圖；
圖5為CPU發(fā)送FPGA接收的鏈路拓?fù)涫疽鈭D；
圖6為FPGA鏈路參數(shù)分析方法流程圖。
【具體實(shí)施方式】
[0013]下面參照附圖，通過(guò)【具體實(shí)施方式】對(duì)本發(fā)明進(jìn)一步說(shuō)明:
一種FPGA鏈路參數(shù)的分析方法，針對(duì)Intel平臺(tái)和FPGA互聯(lián)的系統(tǒng)架構(gòu)，在調(diào)試階段，通過(guò)FPGA自帶的調(diào)試軟件做環(huán)回測(cè)試，從FPGA發(fā)包數(shù)據(jù)，CPU接收到數(shù)據(jù)后再環(huán)回給FPGA，在這整個(gè)通道中用于補(bǔ)償信道衰減的參數(shù)有四個(gè)，分別是FPGA發(fā)送端的預(yù)加重值，CPU接收端的CTLE值，CPU發(fā)送端的預(yù)加重值以及FPGA接收端的CTLE值，
采取分段分析的方法，將CPU端的環(huán)回?cái)嚅_，分別分析單一信號(hào)傳輸方向的鏈路參數(shù)，逐個(gè)確定這四個(gè)變量。
[0014]分析步驟如下:
O預(yù)估鏈路預(yù)加重需要補(bǔ)償?shù)男诺浪p值:
假設(shè)整個(gè)鏈路是通過(guò)CPU發(fā)送到CPU接收，搭建該鏈路仿真拓?fù)洳⒎抡娴玫絫rO文件，借助Intel平臺(tái)的網(wǎng)站，根據(jù)實(shí)際鏈路分析計(jì)算出相對(duì)較優(yōu)的預(yù)加重值，該預(yù)加重值為各階系數(shù)值，通過(guò)如圖2所示公式，計(jì)算出當(dāng)CPU是鏈路發(fā)送端時(shí)預(yù)加重值需要補(bǔ)償多少；
2)分析FPGA發(fā)送，CPU接收的鏈路參數(shù)，如圖3所示:
FPGA端連接FPGA調(diào)試軟件，并發(fā)送數(shù)據(jù)，CPU端通過(guò)探頭引出與示波器連接(CPU端用CPU特殊治具代替，此特殊治具用于將每個(gè)通道通過(guò)測(cè)試探頭引出，然后通過(guò)測(cè)試探頭與示波器連接，如圖4所示)。通過(guò)FPGA調(diào)試軟件將預(yù)加重值設(shè)置為第一步預(yù)估的結(jié)果，在示波器端讀眼圖并記錄，然后再上下微調(diào)預(yù)加重值，在示波器端讀眼圖并比較，找到更優(yōu)的眼圖時(shí)的預(yù)加重值，于是FPGA端的預(yù)加重值便找到了固定值，然后通過(guò)示波器的CTLE功能遍歷CTLE值，找到同時(shí)加在預(yù)加重值和均衡CTLE值時(shí)的最佳接收眼圖；。因?yàn)镃PU端的CLTE值只有16種選擇，所以遍歷很方便。
[0015]3)分析CPU發(fā)送，F(xiàn)PGA接收的鏈路參數(shù)，如圖5所示:
假設(shè)整個(gè)鏈路是CPU發(fā)送CPU接收，搭建該鏈路仿真拓?fù)洳⒎抡娴玫絫rO文件，借助Intel平臺(tái)的網(wǎng)站，根據(jù)實(shí)際鏈路分析計(jì)算出相對(duì)較優(yōu)的預(yù)加重值，填入到CPU端BIOS里去;
4)分析環(huán)回鏈路參數(shù):
此時(shí)再接通整個(gè)環(huán)回鏈路，通過(guò)FPGA調(diào)試軟件控制FPGA發(fā)送數(shù)據(jù)，同時(shí)設(shè)置好前述步驟得到的預(yù)加重值和CTLE值，在FPGA端看環(huán)回鏈路最終接收端的誤碼率。在這一環(huán)節(jié)，整個(gè)鏈路的參數(shù)還剩FPGA接收端的CTLE是變量，其他都已確定，而FPGA接收端的CTLE值只有8種選擇，所以可以遍歷該值得到整個(gè)鏈路信號(hào)質(zhì)量最優(yōu)時(shí)的各參數(shù)值。
[0016]綜上所述，這種FPGA鏈路參數(shù)分析方法的整個(gè)流程如圖6所示該方法省去了同時(shí)遍歷4個(gè)變量的繁瑣過(guò)程，逐步確定各個(gè)參數(shù)，分析目的性單一明確，大大的提高了效率，同時(shí)也提高了參數(shù)設(shè)置的精確度。
【權(quán)利要求】
1.一種FPGA鏈路參數(shù)的分析方法，針對(duì)Intel平臺(tái)和FPGA互聯(lián)的系統(tǒng)架構(gòu)，在調(diào)試階段，通過(guò)FPGA自帶的調(diào)試軟件做環(huán)回測(cè)試，從FPGA發(fā)包數(shù)據(jù)，CPU接收到數(shù)據(jù)后再環(huán)回給FPGA，在這整個(gè)通道中用于補(bǔ)償信道衰減的參數(shù)有四個(gè)，分別是FPGA發(fā)送端的預(yù)加重值，CPU接收端的CTLE值，CPU發(fā)送端的預(yù)加重值以及FPGA接收端的CTLE值，其特征在于:采取分段分析的方法，將CPU端的環(huán)回?cái)嚅_，分別分析單一信號(hào)傳輸方向的鏈路參數(shù)，逐個(gè)確定這四個(gè)變量。
2.根據(jù)權(quán)利要求1所述的一種FPGA鏈路參數(shù)的分析方法，其特征在于，分析步驟如下: 1)預(yù)估鏈路預(yù)加重需要補(bǔ)償?shù)男诺浪p值: 假設(shè)整個(gè)鏈路是通過(guò)CPU發(fā)送到CPU接收，搭建該鏈路仿真拓?fù)洳⒎抡娴玫絫rO文件，借助Intel平臺(tái)的網(wǎng)站，根據(jù)實(shí)際鏈路分析計(jì)算出相對(duì)較優(yōu)的預(yù)加重值，該預(yù)加重值為各階系數(shù)值，通過(guò)公式計(jì)算出當(dāng)CPU是鏈路發(fā)送端時(shí)預(yù)加重值需要補(bǔ)償多少； 2)分析FPGA發(fā)送，CPU接收的鏈路參數(shù): FPGA端連接FPGA調(diào)試軟件，并發(fā)送數(shù)據(jù)，CPU端通過(guò)探頭引出與示波器連接，通過(guò)FPGA調(diào)試軟件將預(yù)加重值設(shè)置為第一步預(yù)估的結(jié)果，在示波器端讀眼圖并記錄，然后再上下微調(diào)預(yù)加重值，在示波器端讀眼圖并比較，找到更優(yōu)的眼圖時(shí)的預(yù)加重值，于是FPGA端的預(yù)加重值便找到了固定值，然后通過(guò)示波器的CTLE功能遍歷CTLE值，找到同時(shí)加在預(yù)加重值和均衡CTLE值時(shí)的最佳接收眼圖； 3)分析CPU發(fā)送，F(xiàn)PGA接收的鏈路參數(shù):假設(shè)整個(gè)鏈路是CPU發(fā)送CPU接收，搭建該鏈路仿真拓?fù)洳⒎抡娴玫絫rO文件，借助Intel平臺(tái)的網(wǎng)站，根據(jù)實(shí)際鏈路分析計(jì)算出相對(duì)較優(yōu)的預(yù)加重值，填入到CPU端BIOS里去； 4)分析環(huán)回鏈路參數(shù): 此時(shí)再接通整個(gè)環(huán)回鏈路，通過(guò)FPGA調(diào)試軟件控制FPGA發(fā)送數(shù)據(jù)，同時(shí)設(shè)置好前述步驟得到的預(yù)加重值和CTLE值，在FPGA端看環(huán)回鏈路最終接收端的誤碼率。
【文檔編號(hào)】H04L12/26GK103929340SQ201410157361
【公開日】2014年7月16日 申請(qǐng)日期:2014年4月18日 優(yōu)先權(quán)日:2014年4月18日
【發(fā)明者】胡倩倩, 張柯柯 申請(qǐng)人:浪潮電子信息產(chǎn)業(yè)股份有限公司