一種高速信息卡圖像采集處理系統(tǒng)的制作方法
【專利摘要】本實用新型公開了一種高速信息卡圖像采集處理系統(tǒng)，包括處理器，其特征是：所述處理器連接一組模數(shù)轉(zhuǎn)換器、2個DDR存儲器、USB接口電路和一組阻容元件。本實用新型結(jié)構(gòu)簡單、存儲空間更大、讀寫速度更快、價格低廉、性能穩(wěn)定、快讀準確、雙面采集、使用方便、易于維修。
【專利說明】一種高速信息卡圖像采集處理系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及光電應(yīng)用【技術(shù)領(lǐng)域】，具體地講，涉及一種高速信息卡圖像采集處理系統(tǒng)。
【背景技術(shù)】
[0002]高速信息卡圖像掃描設(shè)備是具有快速錄入信息卡圖像信息的設(shè)備，一般由電源、圖象傳感器、紙張控制、電機及驅(qū)動控制、圖像采集處理等部分組成，其核心是圖像采集處理部分。此前同類產(chǎn)品中，圖像采集處理部分的存儲器部分采用的大多為SDRAM，由于采用了高速采集和高速傳輸電路，SDRAM存儲器在存儲空間、存儲速度、功耗和散熱方面存在著一定的不足。此為現(xiàn)有技術(shù)的不足之處。
實用新型內(nèi)容
[0003]本實用新型要解決的技術(shù)問題是提供一種高速信息卡圖像采集處理系統(tǒng)，本系統(tǒng)結(jié)構(gòu)簡單、價格低廉、性能穩(wěn)定、快速準確、雙面采集、使用方便、易于維修、傳輸速率高。
[0004]本實用新型采用如下技術(shù)方案實現(xiàn)發(fā)明目的:
[0005]一種高速信息卡圖像采集處理系統(tǒng)，包括處理器，其特征是:所述處理器連接一組模數(shù)轉(zhuǎn)換器、2個DDR存儲器、USB接口電路和一組阻容元件。
[0006]作為對本技術(shù)方案的進一步限定，所述處理器包括集成電路一(Ull)及其配置芯片(UEl)、仿真器接插件(JCl)和晶振電路(XI)。
[0007]作為對本技術(shù)方案的進一步限定，所述的模數(shù)轉(zhuǎn)換器包括集成電路二 U1-U8、圖像傳感器接口一 J5和圖像傳感器接口二 J6。
[0008]與現(xiàn)有技術(shù)相比，本實用新型的優(yōu)點和積極效果是:本實用新型的處理器通過USB接口電路接收PC機的控制命令，如果是掃描命令則控制設(shè)備走紙，當紙張進入掃描區(qū)域時，開始雙面采集，圖像數(shù)據(jù)由處理器進行整理并存儲在DDR存儲器中，由USB電路將圖像數(shù)據(jù)傳送給PC機，設(shè)備可以連續(xù)走紙；如果是圖像掃描參數(shù)配置命令，處理器識別參數(shù)配置類型并進行相應(yīng)的處理。本實用新型結(jié)構(gòu)簡單、存儲空間更大、讀寫速度更快、價格低廉、性能穩(wěn)定、快讀準確、雙面采集、使用方便、易于維修。
【專利附圖】

【附圖說明】
[0009]圖1為本實用新型的原理方框圖。
[0010]圖2-圖4為本實用新型的處理器電路圖。
[0011]圖5 (I)為FPGA的配置電路UllD的電路圖，圖5 (2)為FPGA的配置電路UEl的電路圖，圖5 (3)為FPGA的配置電路JCl的電路圖。
[0012]圖6 (I)為FPGA的電源管腳電路UllE的電路圖，圖6 (2)為FPGA的電源管腳電路UllF的電路圖，圖6 (3)為FPGA的電源管腳電路UllG的電路圖，圖6 (4)為磁珠FBLl的電路圖，圖6 (5)為磁珠FBL2的電路圖，圖6 (6)為磁珠FBL3的電路圖，圖6(7)為磁珠FBL4的電路圖。
[0013]圖7 (I)為晶振電路Xl的電路圖，圖7 (2)為FPGA的時鐘電路UllH的電路圖。
[0014]圖8 (I)為本實用新型的系統(tǒng)電源UPl的電路圖，圖8 (2)為本實用新型的系統(tǒng)電源UP2的電路圖，圖8 (3)為本實用新型的系統(tǒng)電源UP3的電路圖。
[0015]圖9為、圖10為本實用新型的DDR存儲器電路圖。
[0016]圖11 (I)為本實用新型的USB2.0傳輸模塊電路U9的電路圖，圖11 (2)為本實用新型的USB2.0傳輸模塊電路UB2的電路圖。
[0017]圖12 (I)為本實用新型的模數(shù)轉(zhuǎn)換器Ul電路圖，圖12 (2)為本實用新型的模數(shù)轉(zhuǎn)換器U2電路圖，圖12 (3)為本實用新型的模數(shù)轉(zhuǎn)換器U3電路圖，圖12 (4)為本實用新型的模數(shù)轉(zhuǎn)換器U4電路圖，圖12 (5)為本實用新型的模數(shù)轉(zhuǎn)換器U5電路圖，圖12(6)為本實用新型的模數(shù)轉(zhuǎn)換器U6電路圖，圖12 (7)為本實用新型的模數(shù)轉(zhuǎn)換器U7電路圖，圖12 (8)為本實用新型的模數(shù)轉(zhuǎn)換器U8電路圖。
[0018]圖13 (I)為本實用新型的圖像傳感器接口一 J5電路圖，圖13 (2)為本實用新型的圖像傳感器接口二 J6電路圖。
【具體實施方式】
[0019]下面結(jié)合附圖和優(yōu)選實施例對本實用新型作更進一步的詳細描述。
[0020]參見圖1，本實用新型包括處理器，所述處理器連接一組模數(shù)轉(zhuǎn)換器、2個DDR存儲器、USB接口電路和一組阻容元件。
[0021]如圖2-圖7所示，處理器的集成電路一 Ull使用Altera公司的CycloneIII系列的EP3C40F484C8N，原理圖方面分為UlIA-UlIH共8個模塊，其中圖2、圖3、圖4所示，這三個模塊為FPGA控制DDRIISDRAM和USB2.0這兩個器件的電路，其中Ul 1A、UlIB、UllC所有管腳與DDR II SDRAM器件UDD1、UDD2以及USB2.0器件U9的同網(wǎng)絡(luò)名管腳相連。
[0022]如圖5 (I)-5 (3)所示，此模塊為FPGA的配置電路，其中UllD的信號端引腳FPGA—TD1、FPGA—TDO、FPGA—TCK、FPGA—TMS、FPGA—DCLK、FPGA—CONF—DONE、FPGA—CONFIG#、FPGA—STATUS#、FPGA—DATAO、FPGA—CS0、FPGA—ASDO 分別與 UEl 和 JCl 的同名腳相連，MSELO、MSEL2、MSEL3 與 3.3V 連接，MS ELl 與地相連接。UEl 用 EPCS16, UEl 的 VCC 腳接 3.3V，GND腳接地，F(xiàn)PGA—CONF—D0NE、FPGA—C0NFIG#、FPGA—STATUS# 通過 IOK 電阻 RC3、RC4、RC5 上拉至
3.3V,FPGA_CE# 通過 IOK 電阻 RC8 下拉到地。JCl 的 VCC 和 NCl 腳接 3.3V，GND1、GND2 腳接地，F(xiàn)PGA—TCK、FPGA—TD0、FPGA—TMS、FPGA—TDI 分別與 UD12、UD13、UD14、UD15 通過 O 歐電阻RBl1、RB9、RB8、RBlO 相連，其中 FPGA—TMS、FPGA—TDI 通過 IOK 電阻 RC6、RC7 上拉至 3.3V，F(xiàn)PGA—TCK通過IOK電阻RC9下拉到地。
[0023]如圖6 (1)-6 (7)所示，此模塊為FPGA的電源管腳連接電路，其中UllE的VCCINT腳與 1.2V 相連，VCCIOK VCC102 腳與網(wǎng)絡(luò) VCC1012 相連，VCC103、VCC104 腳與 1.8V 相連，VCC105、VCC106腳與網(wǎng)絡(luò)VCC1056相連，VCC107腳與網(wǎng)絡(luò)VCC107相連，VCC108腳與網(wǎng)絡(luò)3.3V相連。網(wǎng)絡(luò)VCC1012通過FBL5、FBL6、FBL7三個磁珠并聯(lián)連接到3.3V，網(wǎng)絡(luò)VCC1056通過FBL8、FBL9、FBLlO三個磁珠并聯(lián)連接到3.3V，網(wǎng)絡(luò)VCC107通過FBL17、FBL18、FBL19三個磁珠并聯(lián)連接到3.3V。UllF的GND腳全部連接到地。UllG的VCCA1-VCCA4連接到2.5V,GNDA1-GNDA4 腳連接到地，VCCD—PLLl-VCCD—PLL4 腳分別與網(wǎng)絡(luò) VCCA—PLLl-VCCA—PLL4 相連。網(wǎng)絡(luò)VCCA—PLLl通過磁珠FBL3連接到1.2V然后通過10 μ F電容ECF5連接到地，網(wǎng)絡(luò)VCCA—PLL2通過磁珠FBL2連接到1.2V然后通過10 μ F電容ECF4連接到地，網(wǎng)絡(luò)VCCA—PLL3通過磁珠FBLl連接到1.2V然后通過10 μ F電容ECF3連接到地，網(wǎng)絡(luò)VCCA—PLL4通過磁珠FBL4連接到1.2V然后通過10 μ F電容ECF6連接到地。
[0024]如圖7(1)、7(2)所示，此模塊為FPGA的時鐘電路，其中晶振Xl的2腳接地，3腳通過33歐電阻RXl連接Ul IH的MCLKIN, 4腳接3.3V，2腳、4腳間用0.1 μ F電容CXl相連。Ul IH的(CLK2，DIFFCLK—lp)、(CLK3，DIFFCLK—In)、(CLK4，DIFFCLK—2p)、(CLK5，DIFFCLK—2n)管腳分別與網(wǎng)絡(luò)CLKL00P1-CLKL00P4相連，USB—CLKOUT與USB控制器U9上端口 CLKOUT相連。
[0025]如圖8 (1)-8 (3)所示，此模塊為系統(tǒng)電源電路，其中UPl和UP2均使用電源芯片TPS70402PWP,UP3 使用 LP2996M。UPl 的 VIN12、VIN13、VIN210 和 VIN211 腳連接到 5V 然后通過47 μ F電容ECPl連接到地，ΕΝ1*、ΕΝ2*和GND腳連接到地。UPl的V0UT122與V0UT123腳相連后通過O歐電阻RPl連接到2.5V，22 μ F電容ECP2和0.1 μ F電容CPl并聯(lián)連接在網(wǎng)絡(luò)端口 2.5V1和地之間。UPl的FBl腳通過精度為1%的10.5Κ電阻RP13連接到網(wǎng)絡(luò)端P 2.5V1且通過精度為1%的IOK電阻RP14連接到地。UPl的V0UT214與V0UT215腳相連后通過O歐電阻RP2連接到1.2V，47 μ F電容ECP3和0.1 μ F電容CP2并聯(lián)連接在網(wǎng)絡(luò)端口 1.2V1和地之間。UPl的FB2腳通過O歐電阻RPll連接到網(wǎng)絡(luò)端口 1.2V1且通過精度為1%的IOK電阻RP12連接到地。UPl的PGl腳和MR*腳相連。UPl的PG2腳和RESET*腳分別連接 100K 電阻 RP3 和 RP4 到網(wǎng)絡(luò)端口 3.3V1。UP2 的 VIN12、VIN13、VIN210 和 VIN211腳連接到5V然后通過47 μ F電容ECP5連接到地，ENl*, ΕΝ2*和GND腳連接到地。UP2的V0UT122與V0UT123腳相連后通過O歐電阻RP5連接到1.8V,22uF電容ECP6和0.1uF電容CP3并聯(lián)連接在網(wǎng)絡(luò)端口 1.8V1和地之間。UP2的FB3腳通過精度為1%的4.7K電阻RP15連接到網(wǎng)絡(luò)端口 2.5V1且通過精度為1%的IOK電阻RPl 6連接到地。UP2的V0UT214與V0UT215腳相連后通過O歐電阻RP8連接到3.3V，47 μ F電容ECP4和0.1 μ F電容CP4并聯(lián)連接在網(wǎng)絡(luò)端口 3.3V1和地之間。UP2的FB4腳通過精度為1%的16.9Κ電阻RP9連接到網(wǎng)絡(luò)端口 3.3V1且通過精度為1%的IOK電阻RPlO連接到地。UP2的PGl腳和MR*腳相連。UP2的PG2腳和RESET*腳分別連接100K電阻RP6和RP7到網(wǎng)絡(luò)端P 3.3V1。UP3的GND腳連接到地，nSD和AVIN腳均連接到2.5V，PVIN和VDDQ均連接到1.8V且通過10 μ F電容CP5連接到地。UP3的VREF腳連接網(wǎng)絡(luò)端口 DDR2—VREF，10 μ F電容CP9和0.1 μ F電容CP8并聯(lián)在網(wǎng)絡(luò)端口 DDR2—VREF和地之間。UP3的VSENSE腳和VTT腳均連接網(wǎng)絡(luò)端口DDR2—VTT，10 μ F電容CP6和0.1 μ F電容CP7并聯(lián)在網(wǎng)絡(luò)端口 DDR2—VTT和地之間。
[0026]如圖9、圖10所示，此模塊為DDR IISDRAM存儲器電路，其中UDD1、UDD2使用MT47H64M16HR。UDDUUDD2 的數(shù)據(jù)總線 DDR—DDQO-DDR—DDQ31、地址總線 DDR—AAO-DDR—ΑΑ14以及 DDR—CCAS、DDR—RRAS、DDR—BAO、DDR—BAl、DDR—ΒΑ2、DDR—WWE、DDR—CCS、DDR—CCLKN、DDR—CCLKP、DDR—CCKE、DDR2—VREF、DDR—DDQS0、DDR—DDQS1、DDR—DDQM0、DDR—DDQMl 分別與 Ull 的同網(wǎng)絡(luò)名腳相連，DDR—CCLKN和DDR—CCLKP通過100歐電阻RRD5相連，UDDK UDD2的DDQ—ODT腳通過4.7K電阻RDD2上拉到1.8V, UDDKUDD2的VREF腳通過0.1 μ F電容CDR30連接到地，UDDUUDD2 的 VDD1-VDD5、VDDQ1-VDDQ10 和 VDDL 腳接 1.8V，UDDUUDD2 的 VSS1-VSS5、VSSQ1-VSSQIO 和 VSSDL 腳接地。
[0027]如圖11 (I)Ul (2)所示，此模塊為USB2.0傳輸模塊電路，其中U9使用CY7C68014A，UB2用AT24C02。UB2的SDA、SCL引腳分別與U9的SDA、SCL腳相連，并分別由2.2K電阻RB2、RB3將兩個信號上拉至3.3V，U B2的8腳接3.3V，UB2的I腳通過O歐電阻接地，UB2的2、3、4、7腳接地，U9的4、5兩腳間接24M晶體YBl, YBl兩腳分別接22PF電容C88、C89，電容的另一端接地，U9的VCC、AVCC腳接3.3V，U9的AVCC腳通過電感FBBl接3.3V，U9的57,GND,AGND腳接地，U9的44腳通過IOK電阻RB5接3.3V，U9的14腳通過IOK電阻RB4接地，U9的8腳與JBl的3腳相連，U9的9腳與JBl的2腳相連，JBl的4、5、6 腳接地，U9 的 UD0-UD15、USB—FLAGA#、USB—FLAGB#、USB—FLAGC#、USB—FLAGD、USB—IFCLK、USB—RESET#、USB—SLRD#、USB—SLWR#、USB—PKTEND、USB—FADDRO、USB—FADDRl、USB—CLKOUT、USB—INTO#、USB—INTI#、USB—SLOE、USB—WU2 腳分別與 Ull 的同網(wǎng)絡(luò)名腳相連。
[0028]如圖12 (1)-12 (8)，此模塊為模數(shù)轉(zhuǎn)換電路，其中U1-U8用麗8214。U1-U8的DGND 腳接地，U1-U8 的 3V 腳接 3.3V，U1-U8 的 OEB、VSMP、MCLK、SEN、SCK 腳接 Ull 的同網(wǎng)絡(luò)名腳。Ul 的 SDIUVD0-VD7 腳接 Ull 的 SDI1、VD0-VD7 腳，Ul 的 26、25、24、23、21 腳分別接0.1uF電容C3、C5、C7、C6、C4，各電容另外一端接地，Ul的23,24兩腳間接0.0luF電容 C91 和 I μ F 電容 C100，10 μ F 電容 Ε3 連接在 3VAI 和 AGND 之間。U3 的 SDI2、VD8-VD15腳接 Ull 的 SDI2、VD8-VD15 腳，U3 的 26、25、24、23、21 腳分別接 0.1uF 電容 C17、C19、C21、C20、C18，各電容另外一端接地，U3的23,24兩腳間接0.0luF電容C93和I μ F電容C102，10 μ F 電容 Ε9 連接在 3VA2 和 AGND 之間。U4 的 SDI3、VD16-VD23 腳接 Ull 的 SDI3、VD16-VD23 腳，U4 的 26、25、24、23、21 腳分別接 0.1uF 電容 C33、C35、C37、C36、C32，各電容另外一端接地，U4的23、24兩腳間接0.01 μ F電容C 95和I μ F電容C104，10 μ F電容Ε15 連接在 3VA3 和 AGND 之間。U7 的 SDI4、VD24-VD31 腳接 Ull 的 SDI4、VD24-VD31 腳，U7的26、25、24、23、21腳分別接0.1 μ F電容C34、C49、C51、C50、C48，各電容另外一端接地，U7的23,24兩腳間接0.0luF電容C97和I μ F電容C106，10 μ F電容Ε21連接在3VA4和AGND 之間。U2 的 SDI5、VD32-VD39 腳接 Ull 的 SDI5、VD32-VD39 腳，U2 的 26、25、24、23、21腳分別接0.1uF電容C10、C12、C14、C13、C11，各電容另外一端接地，U2的23、24兩腳間接
0.0luF電容C92和IuF電容ClOl，10 UF電容E6連接在3VA5和AGND之間。U5的SDI6、VD40-VD47 腳接 Ull 的 SDI6、VD40-VD47 腳，U5 的 26、25、24、23、21 腳分別接 0.1 μ F 電容C24、C26、C28、C27、C25，各電容另外一端接地，U5的23、24兩腳間接0.0luF電容C94和IuF 電容 C103，10uF 電容 Ε12連接在 3VA6和 AGND 之間。U6 的 SDI7、VD48_VD55 腳接 Ull的 SDI7、VD48-VD55 腳，U6 的 26、25、24、23、21 腳分別接 0.1 μ F 電容 C42、C44、C46、C45、C41，各電容另外一端接地，U6的23,24兩腳間接0.0luF電容C96和I μ F電容C105，10 μ F電容 Ε18 連接在 3VA7 和 AGND 之間。U8 的 SDI8、VD56-VD63 腳接 Ull 的 SDI8、VD56-VD63腳，U8的26、25、24、23、21腳分別接0.1 μ F電容C43、C54、C56、C55、C53，各電容另外一端接地，U8的23、24兩腳間接0.0luF電容C98和I μ F電容C107，10 μ F電容Ε26連接在3VA8和AGND之間。
[0029]如圖13 (I)、13⑵所示，此模塊為圖象傳感器接口電路，其中J5、J6使用FFC—30接插件，J5、J6的DGND腳接地，J5、J6的+5V腳接+5V, J5、J6的12V+腳接12V+，J5、J6的SP、CP、411DS 接 Ull 的 SP、CP、F411DS。 J5 的 FLEDDIR1、FLEDRl、FLEDGl、FLEDBl接 Ull 的同網(wǎng)絡(luò)名腳。J6的FLEDDIR、FLEDR、FLEDG、FLEDB腳接Ull的同網(wǎng)絡(luò)名腳。J5的REDKGREENl 腳接 U7 的 RED1、GREENl 腳，J5 的 RED2、GREEN2 腳接 U4 的 RED2、GREEN2 腳，J5 的RED3、GREEN3 腳接 U3 的 RED3、GREEN3 腳，J5 的 RED4、GREEN4 腳接 Ul 的 RED4、GREEN4 腳。J6 的 RED5、GREEN5 腳接 U8 的 RED5、GREEN5 腳，J6 的 RED6、GREEN6 腳接 U6 的 RED6、GREEN6腳，J6 的 RED7、GREEN7 腳接 U5 的 RED7、GREEN7 腳，J6 的 RED8、GREEN8 腳接 U2 的 RED8、GREEN8 腳。
[0030]高速信息卡圖像采集處理電路主要工作過程如下:現(xiàn)場可編程門陣列FPGAU11(EP3C40F484C8N)通過USB接口接收PC機命令，如果是掃描命令則控制設(shè)備走紙，當紙張進入掃描區(qū)域時，開始雙面采集，圖像數(shù)據(jù)由Ull進行整理并存儲在DDR II SDRAM存儲器UDDKUDD2中，由USB將圖像數(shù)據(jù)傳送給PC機，設(shè)備可以連續(xù)走紙；如果是圖像掃描參數(shù)配置命令，Ull識別參數(shù)配置類型如:光源組合、分辨率、掃描頭行周期、曝光周期、模數(shù)轉(zhuǎn)換器參數(shù)等，并進行相應(yīng)處理。
[0031]當然，上述說明并非對本實用新型的限制，本實用新型也不僅限于上述舉例，本【技術(shù)領(lǐng)域】的普通技術(shù)人員在本實用新型的實質(zhì)范圍內(nèi)所做出的變化、改型、添加或替換，也屬于本實用新型的保護范圍。
【權(quán)利要求】
1.一種高速信息卡圖像采集處理系統(tǒng)，包括處理器，其特征是:所述處理器連接一組模數(shù)轉(zhuǎn)換器、2個DDR存儲器、USB接口電路和一組阻容元件。
2.根據(jù)權(quán)利要求1所述的高速信息卡圖像采集處理系統(tǒng)，其特征是:所述處理器包括集成電路一(Ull)及其配置芯片(UEl)、仿真器接插件(JCl)和晶振電路(XI)。
3.根據(jù)權(quán)利要求1所述的高速信息卡圖像采集處理系統(tǒng)，其特征是:所述的模數(shù)轉(zhuǎn)換器包括集成電路二 U1-U8、圖像傳感器接口一 J5和圖像傳感器接口二 J6。
【文檔編號】H04N1/04GK203608260SQ201320177840
【公開日】2014年5月21日 申請日期:2013年4月10日 優(yōu)先權(quán)日:2013年4月10日
【發(fā)明者】馬磊, 黃忠田, 周曉東, 項慶敏, 趙小樸, 王曉亮 申請人:山東山大鷗瑪軟件有限公司