一種復合視頻信號產(chǎn)生方法
【專利摘要】本發(fā)明涉及一種復合視頻信號產(chǎn)生方法，屬于電子設計【技術領域】。本發(fā)明根據(jù)同步信號相應的輸出同步電平數(shù)據(jù)和消隱電平數(shù)據(jù)，同時使D/A輸出相應的電平數(shù)據(jù)，在視頻信號時段，確定視頻信號時段的起始點，逐點輸出視頻數(shù)據(jù)和轉換時鐘，供D/A輸出視頻信號。本發(fā)明所產(chǎn)生的復合視頻信號與輸入的復合同步信號處于同步狀態(tài)，滿足時間精度要求，且整個產(chǎn)生過程實現(xiàn)簡單，硬件設計簡單，易實施。
【專利說明】一種復合視頻信號產(chǎn)生方法

【技術領域】
[0001] 本發(fā)明涉及一種復合視頻信號產(chǎn)生方法，屬于電子設計【技術領域】。

【背景技術】
[0002] 目前，產(chǎn)生復合視頻信號的常用方案是采用視頻編碼器芯片。編碼器功能強大，具 有主動和從動模式，既可以接受外部的點時鐘，也可以仰賴自有時鐘獨立工作。但編碼器的 使用難度高，上電后必須用串行通訊進行參數(shù)配置，增加了設計者的負擔。在系統(tǒng)中已經(jīng)具 有點時鐘的情況下，也可以用D/A產(chǎn)生視頻模擬信號，再通過高速模擬開關與同步信號疊 力口，產(chǎn)生全部的復合視頻信號。設計時要精確控制兩部分的電壓幅值，保證3:7的比例關 系。這種方案比較復雜，應用得較少。


【發(fā)明內容】

[0003] 本發(fā)明的目的是提供一種復合視頻信號產(chǎn)生方法，以解決目前復合視頻信號產(chǎn)生 過程復雜以及使用難度高的問題。
[0004] 本發(fā)明為解決上述技術問題而提供一種復合視頻信號產(chǎn)生方法，該方法包括以下 步驟：
[0005] 1)根據(jù)輸入的復合視頻信號產(chǎn)生同步信號，并將同步信號輸入到FPGA中；
[0006] 2)FPGA根據(jù)所產(chǎn)生的同步信號相應的輸出同步電平數(shù)據(jù)和消隱電平數(shù)據(jù)，同時使 D/A輸出相應的電平數(shù)據(jù)；
[0007] 3)根據(jù)同步信號確定視頻信號時段的起始點，逐點輸出視頻數(shù)據(jù)和轉換時鐘，供 D/A輸出視頻信號；
[0008] 4)將D/A輸出的同步電平數(shù)據(jù)、消隱電平數(shù)據(jù)和視頻數(shù)據(jù)進行運算放大處理后即 可得到復合視頻信號。
[0009] 所述轉換時鐘的產(chǎn)生是將外部固定時鐘反相后得到兩種同頻反相的時鐘，在同步 信號的下降沿之后選擇上升沿或者下降沿先到達的時鐘作為該行的轉換時鐘源，然后通過 計數(shù)分頻得到轉換時鐘的頻率，即得到轉換時鐘。
[0010] 所述的同步信號下降沿到來時，F(xiàn)PGA輸出同步電平數(shù)據(jù)；當同步信號脈沖上升沿 到來時，F(xiàn)PGA輸出消隱電平數(shù)據(jù)。
[0011] 本發(fā)明的有益效果是：本發(fā)明根據(jù)同步信號相應的輸出同步電平數(shù)據(jù)和消隱電 平數(shù)據(jù)，同時使D/A輸出相應的電平數(shù)據(jù)，在視頻信號時段，確定視頻信號時段的起始點， 逐點輸出視頻數(shù)據(jù)和轉換時鐘，供D/A輸出視頻信號。本發(fā)明所產(chǎn)生的復合視頻信號與輸 入的復合同步信號處于同步狀態(tài)，滿足時間精度要求，且整個產(chǎn)生過程實現(xiàn)簡單，硬件設計 簡單，易實施。

【專利附圖】

【附圖說明】
[0012] 圖1是本發(fā)明所采用的復合視頻信號產(chǎn)生功能框圖；
[0013] 圖2是本發(fā)明所產(chǎn)生的復合視頻信號時序圖；
[0014] 圖3是本發(fā)明同步信號和輸出的模擬電壓的時序關系示意圖。

【具體實施方式】
[0015] 下面結合附圖對本發(fā)明的【具體實施方式】作進一步的說明。
[0016] 本發(fā)明所采用的復合視頻信號產(chǎn)生過程的功能模塊如圖1所示，包括FPGA、同步 分離單元、數(shù)模轉換單元、運算放大單元和外部固定時鐘，復合視頻信號經(jīng)過同步分離單元 分離后產(chǎn)生同步信號輸入到FPGA的輸入端，F(xiàn)PGA根據(jù)外部固定時鐘和同步信號生成轉換 時鐘，并將生成的轉換時鐘作為數(shù)模轉換單元的點時鐘，數(shù)模轉換單元根據(jù)所生成的點時 鐘對復合視頻信號進行數(shù)模轉換生成模擬信號，并將生成的模擬信號通過運算放大器放大 后輸出，輸出的模擬信號就是要產(chǎn)生的復合視頻信號，本發(fā)明根據(jù)輸入的復合視頻信號、時 鐘和待顯示的視頻數(shù)據(jù)，把視頻數(shù)據(jù)轉換為與輸入同步的復合視頻信號，如圖2所示，復合 視頻信號可以劃分為同步電平、消隱電平和視頻信號三種時段。該復合視頻信號具體的產(chǎn) 生過程如下：
[0017] 根據(jù)輸入的復合視頻信號產(chǎn)生同步信號，并將同步信號輸入到FPGA中，然后FPGA 根據(jù)同步信號和外部固定時鐘輸出相應數(shù)據(jù)，如圖2所示，當同步信號脈沖下降沿到來時， FPGA輸出同步電平數(shù)據(jù)（tl時段)，利用硬件傳輸延時輸出轉換時鐘，使D/A輸出同步電平； 當同步信號脈沖上升沿到來時，F(xiàn)PGA輸出消隱電平數(shù)據(jù)（t2時段)，利用硬件傳輸延時輸出 轉換時鐘，使D/A輸出消隱電平；在視頻信號時段（t3時段)，F(xiàn)PGA根據(jù)轉換時鐘確定t3時 段的起始點，逐點輸出視頻數(shù)據(jù)和轉換時鐘，供D/A輸出視頻信號。
[0018] FPGA向D/A芯片輸出的數(shù)據(jù)總線data和轉換時鐘daclk與同步信號和輸出的模 擬電壓的時序關系如圖3所示，轉換時鐘信號需經(jīng)過硬件延時后輸出，以保證滿足D/A芯片 ts的長度。
[0019] 確定t3時段起始點的轉換時鐘的生成過程如下：FPGA在每個復合視頻同步信號 到來時對外部固定時鐘進行校正,FPGA通過將外部固定時鐘反相后得到兩種同頻反相的時 鐘，在行同步信號的下降沿之后選擇上升沿(或者下降沿）先到達的時鐘作為該行的轉換時 鐘源，通過計數(shù)分頻得到時鐘的頻率，即輸出轉換時鐘，頻率依據(jù)視頻數(shù)據(jù)的分辨率而定， 即為D/A芯片的轉換時鐘，數(shù)據(jù)總線為原視頻數(shù)據(jù)值加上110。確定了轉換時鐘后，在每行 的起始時刻開始計數(shù)，在視頻格式規(guī)定的行有效時刻開始D/A輸出視頻數(shù)據(jù)，直至本行結 束，復合視頻信號每行由同步頭、前沿、行有效、后沿4部分組成，每個部分都有時間長度的 規(guī)定。
[0020] 下面分別給出tl時段的程序設計和t2時段的程序設計。
[0021] tl時段程序設計如下：
[0022] -daclk」1:轉換時鐘；daclk」1_rst :轉換時鐘的復位信號；csync :同步信號 if daclk」1-rst=T then daclk」1 <='0'；
[0023] elsif falling-edge(csync) then --在 csync 下降沿時置位 daclk-11 daclk_t1<='1'； end if; --mainclk :外咅丨5B寸鐘；daclk-t1_cnt:用于對mainclk計數(shù)；n值決定daclk_tl的脈 沖寬度，實際大小視mainclk頻率而定。 if daclk_t1=O' then daclk_t1_rst<='0'； daclk_t1_cnt<=0; elsif rising_edge(mainclk) then if daclk_t1_cnt=n then daclk_t1_rst<=，r; else daclk_t1_cnt<=daclk」1-cnt+1; end if; end if; --data_t1激據(jù)總線，在t1時段為0。 data_t1 <=0;
[0024] t2時段程序設計如下：
[0025] --daclk」2:轉換時鐘；daclk」2_rst :轉換時鐘的復位信號；csync :同步信號 if daclk」2_rst='1 ' then daclk」2<=O'； elsif rising_edge(csync) then --在 csync 上升沿時置位 daclk」2
[0026] daclk-12<='1'； end if; -mainclk :外咅時鐘；daclk」2_cnt:用于對mainclk計數(shù)；n值決定daclk_t2的脈 沖寬度，實際大小視maindk頻率而定。 if daclk」2=O' then daclk-t2_rst<='0'； daclk-t2_cnt<=0; elsif rising_edge(mainclk) then if daclk_t2_cnt=n then daclk」2_rst<='1'； else daclk-t2_cnt<=daclk_t2-cnt+1; end if; end if; --data」2:數(shù)據(jù)總線，在t2時段為110(設定視頻數(shù)據(jù)為8位，最大值256 ,占比 70%，則消隱值應為110，占比30%)。 data_t2<=110;
[0027] 本發(fā)明根據(jù)輸入復合視頻信號、外部時鐘和待顯示的視頻數(shù)據(jù)，將視頻數(shù)據(jù)轉換 為與輸入同步的復合視頻信號。輸出的復合視頻信號被劃分為同步電平、消隱電平和視頻 信號三種時段，F(xiàn)PGA根據(jù)同步信號和轉換時鐘輸出相應時段的信號。本發(fā)明所產(chǎn)生的復合 視頻信號與輸入的復合同步信號處于同步狀態(tài)，滿足時間精度要求，且整個產(chǎn)生過程實現(xiàn) 簡單，硬件設計簡單，易實施。
【權利要求】
1. 一種復合視頻信號產(chǎn)生方法，其特征在于，該方法包括以下步驟： 1) 根據(jù)輸入的復合視頻信號產(chǎn)生同步信號，并將同步信號輸入到FPGA中； 2. FPGA根據(jù)所產(chǎn)生的同步信號相應的輸出同步電平數(shù)據(jù)和消隱電平數(shù)據(jù)，同時使D/A 輸出相應的電平數(shù)據(jù)； 3) 根據(jù)同步信號確定視頻信號時段的起始點，逐點輸出視頻數(shù)據(jù)和轉換時鐘，供D/A 輸出視頻信號； 4 )將D/A輸出的同步電平數(shù)據(jù)、消隱電平數(shù)據(jù)和視頻數(shù)據(jù)進行運算放大處理后即可得 到復合視頻信號。
2. 根據(jù)權利要求1所述的復合視頻信號產(chǎn)生方法，其特征在于，所述轉換時鐘的產(chǎn)生 是將外部固定時鐘反相后得到兩種同頻反相的時鐘，在同步信號的下降沿之后選擇上升沿 或者下降沿先到達的時鐘作為該行的轉換時鐘源，然后通過計數(shù)分頻得到轉換時鐘的頻 率，即得到轉換時鐘。
3. 根據(jù)權利要求2所述的復合視頻信號產(chǎn)生方法，其特征在于，所述的同步信號下降 沿到來時，F(xiàn)PGA輸出同步電平數(shù)據(jù)；當同步信號脈沖上升沿到來時，F(xiàn)PGA輸出消隱電平數(shù) 據(jù)。
【文檔編號】H04N5/14GK104301582SQ201310625035
【公開日】2015年1月21日 申請日期:2013年11月29日 優(yōu)先權日:2013年11月29日
【發(fā)明者】鄭鑫 申請人:中國航空工業(yè)集團公司洛陽電光設備研究所