射頻收發(fā)器和基帶芯片之間的串行數字接口的制作方法
【專利摘要】本發(fā)明的一個實施例提供一種對接在基帶控制器與具有調制器和解調器的射頻集成電路（IC）芯片之間的裝置。該裝置包括耦合到定位在射頻IC芯片上的解調器的模數轉換器（ADC）。ADC配置為接收來自所述解調器的經解調的模擬信號。裝置還包括配置為基于ADC的輸出而生成串行數據幀的串化器、配置為發(fā)送所述串行數據幀至所述基帶控制器的第一串行數據端口、以及耦合到所述基帶控制器的控制模塊。
【專利說明】射頻收發(fā)器和基帶芯片之間的串行數字接口
[0001]相關申請的交叉引用
[0002]本申請要求2012年11月27日提交的由發(fā)明人Tao L1、Hans Wang、BingleiZhang、以及 Shih Hsiung Mo 發(fā)明的標題為 “Serial Digital Interface Between RFTransceiver and BB Chip, ”的美國臨時申請 61/730，333 (代理人案號 AVC12-1008PSP)的優(yōu)先權。
【技術領域】
[0003]本公開整體涉及串行接口。更具體地，本公開涉及在RF收發(fā)器集成電路(IC)芯片和基帶IC芯片之間使用的串行接口。
【背景技術】
[0004]傳統(tǒng)的無線通信系統(tǒng)通常設計為適合于特定標準，例如GSM (全球移動通信系統(tǒng))、
寬帶碼分多址(W-CDMA)、W1-Fi"(德克薩斯州Austin的W1-Fi聯盟的已注冊商標)、LTE
(長期演進技術)，僅舉幾例。當前對于無線服務會聚(從而用戶可以從相同的無線裝置訪問不同的標準)的需求推動多標準和多頻段收發(fā)器的發(fā)展裝置，其能夠發(fā)送/接收整個無線通信頻譜的無線電信號(大多數在300MHz到3.6GHz的頻率范圍內)。
[0005]多波段/多標準需求還推動發(fā)展無線收發(fā)器上的射頻IC芯片和基帶IC芯片之間
的高速、低開銷串行數字接口的需求。然而，由目前標準(例如，mip1.0rg的MlPIw聯盟的
主頁可用的DigRFssi規(guī)范)定義的接口通常需要對射頻IC芯片和基帶芯片進行復雜的重新設計，并且會是能量上低效的。

【發(fā)明內容】

[0006]本發(fā)明的一個實施例提供在基帶控制器和射頻集成電路(IC)芯片之間對接的裝置，其中射頻集成電路芯片具有調制器和解調器。該裝置包括耦合定位在射頻IC芯片上的解調器的模數轉換器(ADC)。ADC配置為接收來自解調器的解調模擬信號。該裝置還包括配置為基于ADC的輸出而生成串行數據幀的串化器、配置為發(fā)送串行數據幀到基帶控制器的第一串行數據端口、以及耦合到基帶控制器的控制模塊。
[0007]在該實施例的變形中，該裝置還包括耦合到基帶控制器的串化器。串化器配置為接收來自基帶控制器的串行數據，和配置為將從基帶控制器接收的串行數據轉換成并行數據。該裝置還包括配置為將并行數據轉換成模擬信號的DAC和配置為將轉換后的模擬信號發(fā)送到調制器的模擬輸出。
[0008]在該實施例的變形中，該裝置還包括配置為在單端數字信號和差分數字信號之間轉換的信號轉換器。
[0009]在進一步的變形中，差分數字信號是低壓差分信號傳輸(LVDS)信號。
[0010]在該實施例的變形中，該裝置包括配置為提供時鐘信號給至少ADC和串化器的時鐘模塊。
[0011]在該實施例的變形中，控制模塊包括至少用于控制至少ADC和串化器的配置寄存器，和用于表示串行數據幀的狀態(tài)的狀態(tài)寄存器。
[0012]在進一步的變形中，ADC和串化器配置為由設定配置寄存器中的特定位的基帶控制器切斷電源。
[0013]在該實施例的變形中，控制模塊通過串行外圍接口耦合到基帶控制器。
【專利附圖】

【附圖說明】
[0014]圖1示出傳統(tǒng)的無線電(現有技術)的架構的圖解。
[0015]圖2示出根據本發(fā)明的實施例的射頻IC芯片和基帶芯片之間的接口架構的圖解。
[0016]圖3A示出根據本發(fā)明的實施例的示例性接口裝置的架構的圖解。
[0017]圖3B示出根據本發(fā)明的實施例的示例性的由串化器生成的成幀串行數據的圖解。
[0018]圖4示出根據本發(fā)明的實施例的示例性SPI時序圖。
[0019]圖5A示出根據本發(fā)明的實施例的列舉配置寄存器中的位的示例性的定義和默認值的表格。
[0020]圖5B示出根據本發(fā)明的實施例的列舉混合信號控制寄存器中的位的示例性的定義和默認值的表格。
[0021]圖5C示出根據本發(fā)明的實施例的列舉狀態(tài)寄存器中的位的定義和默認值的表格。
[0022]圖6A提供示出根據本發(fā)明的實施例的從基帶控制器發(fā)送到接口裝置的信號的示例性時序圖。
[0023]圖6B提供示出根據本發(fā)明的實施例的從接口裝置發(fā)送到基帶控制器的信號的示例性時序圖。
[0024]圖7A示出根據本發(fā)明的實施例的由接口裝置執(zhí)行的示例性的接收過程的流程圖。
[0025]圖7B示出根據本發(fā)明的實施例的由接口裝置執(zhí)行的示例性的發(fā)送發(fā)送過程的流程圖。
【具體實施方式】
[0026]以下說明為了使本領域的任何技術人員能夠發(fā)明和使用本發(fā)明，并且提供在特定的應用和其需求的背景中。本領域的技術人員容易理解公開的實施例的各種改進，在不偏離本發(fā)明的精神和保護范圍的情況下，本文中定義的通用原則可以應用于其他實施例和應用。因此，本發(fā)明不限于所示實施例，而是依照與本文中公開的原理和特征相符的最廣的保護范圍。
[0027]
[0028]本發(fā)明的實施例提供一種接口裝置，該接口裝置可以在位于射頻IC芯片上的射頻發(fā)送/接收電路和位于基帶IC芯片上的基帶控制器之間提供串行數字接口。該接口裝置包括一個或多個模數轉換器(ADC)和一個或多個數模轉換器(DAC)，用于在模擬和數字域之間轉換射頻信號；一個或多個串化器/解串化器，用于在并行數字信號和串行數字信號之間進行轉換；和狀態(tài)寄存器。ADC和DAC直接與定位在射頻IC芯片上的發(fā)送電路和接收電路的I通道和Q通道對接。在工作期間，ADC接收來自接收電路的I/Q比特流，并將比特流從模擬域轉換到數字域；串化器將ADC的并行輸出在饋給基帶IC之前轉換成串行數據，以便于進一步處理。另一方面，解串化器將從基帶IC接收的串行數字數據轉換成饋給DAC的并行數據，DAC將數字數據轉換成模擬信號。基帶芯片通過串行外圍接口( SPI)可以控制狀態(tài)寄存器。
[0029]串7TT數子接口裝直
[0030]圖1示出傳統(tǒng)的無線電的架構(現有技術)。在圖1中，無線電100包括天線102、射頻前端塊104、射頻集成電路(IC)芯片106、和基帶數字信號處理器(DSP)芯片108。射頻前端塊104包括許多射頻前端組件，例如開關(用于選擇頻帶和操作模式)、帶通濾波器(BPF)、放大器(包括低噪聲放大器(LNA)和功率放大器(PA))、自動增益控制(AGC)電路等。射頻IC芯片106可以包括集成在單個IC芯片上的收發(fā)器組件，例如調制器/解調器、濾波器、模數轉換器(ADC)、數模轉換器(DAC)等?；鶐SP108負責處理接收的信號和生成發(fā)送信號。在圖1中，不指定在射頻前端塊104和射頻IC芯片106之間的接口與在射頻IC芯片106和基帶DSP108之間的接口。射頻IC芯片106和基帶DSP108的設計人員通常需要想出他們自己的接口解決方案。
[0031]MlPI'聯盟已經開發(fā)用于移動裝置中的基帶IC和射頻IC的接口規(guī)范。然而，大
多數目前可用的射頻IC和基帶IC都不是MlPlli就緒的，這些規(guī)范不提供適用于高速節(jié)能
的串行數字接口的物理實施方案。為了解決該問題，本發(fā)明的實施例提供能夠在通用射頻IC芯片和通用基帶IC芯片之間通信的接口裝置。更具體地，該接口裝置從通用射頻IC芯片接收模擬信號或將模擬信號發(fā)送到通用射頻IC芯片，并使用串行接口與通用基帶IC芯片通信。
[0032]圖2示出根據本發(fā)明的實施例的射頻IC芯片和基帶芯片之間的接口架構的圖解。在圖2中，通用射頻IC202可以包括ADC或DAC，其通過接口裝置206耦合到通用基帶IC204。更具體地，通用射頻IC202通過模擬接口 208耦合到接口裝置206，基帶IC204通過串行數字接口 210耦合到接口裝置206。應當注意，由于射頻IC202只需要提供用于模擬信號(例如解調的IQ信號)通信的模擬接口，所以射頻IC202的設計變得更簡單和更直觀。
[0033]圖3A示出根據本發(fā)明的實施例的示例性的接口裝置的架構。在圖3A中，接口裝置206包括許多ADC (如ADC302和ADC304)、許多DAC (如DAC306)、許多串化器(如串化器308和串化器310)、許多解串化器(如解串化器312)、I/O信號轉換器320、控制塊322、和時鐘模塊324。接口裝置206可以具有不同的實施方式。在一個實施例中，接口裝置206可以實施為專用集成電路芯片。在不同的實施例中，接口裝置206可以利用場可編程門陣列(FPGA)實施。
[0034]在工作期間，ADC從射頻IC上的接收器模塊接收模擬信號。在某些實施例中，利用正交調制方案來調制射頻信號，ADC配置為接收I信號和Q信號兩者。在圖3A中所示的實例中，接口裝置206包括兩個ADC，因而能夠接收來自定位在射頻IC芯片上的兩個獨立工作的接收器模塊的信號。此外，每個ADC可以包括用于I模擬信號和Q模擬信號的并行轉換的雙ADC模塊。例如，ADC302可以配置為接收來自在某一頻帶下工作的一個接收器模塊的I信號和Q信號(在圖3A中標記為RX_I和RX_Q)，而ADC304可以配置為接收來自在不同頻帶工作的另一個接收器模塊的I信號和Q信號。每個ADC將所接收的模擬信號轉換成平行數字數據序列(在圖3A中I數據和Q數據分別標記為RX_I_DATA和RX_Q_DATA)。ADC的寬度可以基于期望的分辨率選擇。在一個實施例中，ADC是14位或16位的ADC。換句話說，ADC配置為將接收的模擬信號(包括I信號和Q信號兩者)轉換成14位的數據序列。在進一步的實施例中，ADC并行輸出經轉換的數字數據。對于14位ADC，對每個接收的I信號或Q信號具有14個輸出(每個位一個輸出)。應當注意，在圖3A中，ADC輸出，例如RX_I_DATA和RX_Q_DATA，實際上是多位并行輸出。
[0035]然后，ADC的并行輸出，同時包括I樣本和Q樣本，發(fā)送至串化器，該串化器將并行數據轉換成串行數據。更具體地，串化器可以包括調幀器和延遲鏈。例如，串化器308包括調幀器314和延遲鏈316。調幀器負責利用并行數據配置串行數據幀。例如，調幀器可以為每個I或Q并行數據配置一個I或Q數據幀。延遲鏈用于應用合適的延遲，以便于利用時鐘精確地校準接收的數據。圖3B示出根據本發(fā)明的實施例的示例性的由串化器生成的成幀串行數據。在圖3B中，串行數據包括可選同步字，交替的I和Q數據幀跟在所述可選同步字之后。每個I數據幀包括I幀頭(在圖3B中標記為I_CTL)，每個Q數據幀包括Q幀頭(在圖3B中標記SQ_CTL)?；鶐Э刂破骺梢詥⒂没蚪猛阶帧Ｔ谝粋€實施例中，同步字是32位長，同步字模式可以編程為高或低。在一個實施例中，I數據幀和Q數據幀都是16位長，具有2位幀頭和14位數據。應當注意，數據的長度是由ADC的寬度確定的。在進一步的實施例中，I巾貞頭位配置為10,而Q巾貞頭位配置為01。
[0036]串化器的輸出(在圖3B中所示的格式)發(fā)送至I/O信號轉換器320，該I/O信號轉換器負責將串化器的單端數字輸出轉換成差分數字信號(在圖3A中標記為RX_P/N)。此外，I/O信號轉換器還將單端時鐘信號轉換成差分時鐘信號(在圖3A中標記為RCLK_P/N)。經轉換的差分信號準備饋給基帶IC芯片。在一個實施例中，經轉換的差分信號，包括RX_P/N和RCLK_P/N，都是低壓差分信號傳輸(LVDS)信號。
[0037]發(fā)射路徑是接收路徑的逆向。更具體地，I/O信號轉換器320將從基帶IC芯片接收的差分數字信號(包括要傳輸的信號和時鐘信號)轉換成單端數字信號，然后單端數字信號被饋給解串化器312，其中解串化器312包括去幀器318。在一個實施例中，差分數字信號都是LVDS信號。去幀器318用于通過I/O信號轉換器320將從基帶IC芯片上接收的數據幀的幀頭移除。在已經移除幀頭之后，解串化器312將串行數據轉換成并行數據，然后將并行數據饋給DAC306的I輸入和Q輸入(在圖3A中標記為TX_I_DATA和TX_Q_DATA)。在一個實施例中，DAC306隨后將用于傳輸的數字數據轉換成模擬I信號和Q信號(分別標記為TX_I和TX_Q)，并將模擬I信號和Q信號發(fā)送至定位在射頻IC芯片上的發(fā)射器模塊。應當注意，如圖3A中所示，接口裝置206包括僅一個DAC，這意味著DAC能夠與僅包括一個發(fā)射器模塊的射頻IC芯片對接。在某些實施例中，接口裝置206可以包括多個DAC，用于和包括多個發(fā)射器模塊的射頻IC芯片對接。
[0038]控制塊322啟用基帶IC芯片來控制接口裝置206上的不同組件的操作，例如ADC、DAC和時鐘模塊324。更具體地，控制塊322包括許多內部多位寄存器，多位寄存器的不同配置表示不同的控制狀態(tài)?；鶐C芯片可以通過經由不同類型的接口與控制器322通信而將寄存器配置在控制塊322內。在一個實施例中，控制塊322通過串行外圍接口(SPI)總線與基帶IC芯片通信。在進一步的實施例中，SPI總線不僅允許基帶IC芯片控制接口裝置206上的組件，而且允許基帶IC芯片控制射頻IC芯片上的組件。
[0039]在一個實施例中，SPI包括用于提供四個信號的四個引腳，時鐘信號(SPI_CLK)、串行數據(SPI_DATA)、鎖存器使能信號(SPI_CE )、和回讀信號(SPI_RDBK)。更具體地，回讀引腳是數字引腳，可以用于讀回定位在控制塊322內的不同內部寄存器的值。
[0040]圖4示出根據本發(fā)明的實施例的示例性SPI時序圖。在工作期間，在SPI_CLK信號的下降沿由基帶芯片發(fā)送鎖存器使能(SPI_CE)信號。SPI_CE信號通過啟動時鐘信號而啟動SPI接口。在圖4所示的實施例中，SPI_CE是低態(tài)有效信號，意味著當SPI_CE處于低電平時啟動時鐘信號。
[0041]在圖4所示的實施例中，SPI數據的MSB是讀/寫選擇位。在一個實施例中，當讀/寫選擇位處于低電平時，在SPI接口上執(zhí)行寫操作；否則，執(zhí)行讀操作。緊接其后的7位(A6-A0)指定要執(zhí)行讀/寫操作的寄存器地址。剩余的最低有效位(LSB)是從寄存器讀取或寫入寄存器的數據位。應當注意，在一個實施例中，寄存器是25位寄存器，數據位包括最后 25LSB (D24-D0)。
[0042]對于寫操作，在SPI_DATA引腳的數據被移位進去(最高有效位(MSB)排第一)，并通過SPI_CE調整成幀。當SPI_CE處于低電平時，啟動時鐘信號(SPI_CLK)，在SPI_CLK信號的上升沿使輸入數據移位(如圖4中所示)。在SPI_CE的上升沿，數據位(D24-D0)鎖定到由地址位(A6-A0 )選擇的寄存器。在讀操作期間，在時鐘信號(SPI_CLK)的下降沿由地址位選擇的寄存器數據被移出到讀回(SPI_RDBK)引腳，如圖4中所示的虛線箭頭所示。只要保持電源電壓，在確定的“關閉”模式下(例如在使時鐘失效的省電模式)可以保存寄存器內容。然而，每次打開電源電壓時，寄存器都將復位到默認值。
[0043]控制塊322可以包括許多內部寄存器，包括但不限于:配置寄存器、校準模式寄存器、許多同步模式寄存器、混合信號控制寄存器、許多時鐘控制寄存器和狀態(tài)寄存器。更具體地，配置寄存器啟用基帶芯片來控制或配置接口裝置206上的不同組件。在一個實施例中，配置寄存器的地址是0x75。圖5A示出表格，所述表格列舉根據本發(fā)明的實施例的配置寄存器的位的示例性的定義和默認值。
[0044]在圖5A中，配置寄存器的位O是用于復位所述軟件的復位比特。位O的默認值是1’bO。位1-3的默認值都是I’bo。發(fā)射塊(包括DAC和解串化器)和兩個接收塊(包括ADC和串化器)可以通過設置這些位而被斷電。應當注意，這樣啟用基帶控制器而提供更加靈活的電源管理。更具體地，通過取決于系統(tǒng)需求而對配置寄存器(通過SPI接口)進行配置，基帶控制器可以完全或部分地關閉接口裝置206內的不同功能塊，因而實現更高水平的電源效率。配置寄存器的位4適用于啟用回送。當設置該位時，回送模式被啟用，發(fā)射信號將路由回接收器。位5適用于啟用RX位校準。當啟用位校準時，基帶控制器可以關于時鐘信號校準串行化數據。更具體地，基帶控制器可以檢測接收時鐘(RCLK)和接收數據(RX)之間的任何未校準，并通過SPI接口將所需調整量傳遞至接口裝置206。
[0045]配置寄存器的位6用于在TX和RX模式下啟用同步模式。在傳輸期間，如果設置該位，基帶控制器將傳輸同步模式，接口裝置206將在對從基帶芯片接收的數據進行去幀之前搜索同步模式。否則，接口裝置206僅搜索I_CTL位。位14-7都是RX時鐘位校準位，表明實現RCLK和RX之間的校準所需要期望的延遲；默認值是8’ hO。應當注意，基帶控制器基于位校準校正結果發(fā)送期望的延遲。位17-15都是默認值為3’hO的3個保留位。位24-18存儲位校準模式的較低7位(應當注意，位校準模式的較高25位存儲在校準模式寄存器中)。在一個實施例中，校準模式寄存器的SPI地址是0x76。
[0046]圖5B不出表格,所述表格列出根據本發(fā)明的實施例的混合信號控制寄存器的位的示例性定義和默認值?；旌闲盘柨刂萍拇嫫鞫xADC和DAC的控制。控制信號可以包括切斷電源信號、門控時鐘(clock-gating)信號等?；旌闲盘柨刂萍拇嫫鞯奈?-0用于DAC控制，位15-8和位23-16用于兩個接收塊的ADC控制。保留位24。
[0047]時鐘控制寄存器提供對時鐘模塊的控制。在一個實施例中，接口裝置206包括兩個時鐘模塊(每個時鐘模塊包括與芯片外晶體振蕩器對接的鎖相回路)，每個時鐘模塊可以受一個時鐘控制寄存器控制。
[0048]同步模式寄存器定義同步模式的較低位和較高位。在一個實施例中，同步模式低寄存器定義同步模式的較低25位，同步模式高寄存器定義剩余的較高7位。同步模式的默認值是O。通過設置同步模式低寄存器中的值和同步模式高寄存器中的值可以編程設計同步模式。在進一步的實施例中，同步模式低寄存器和同步模式高寄存器的地址分別為0x7A和 0x7B。
[0049]狀態(tài)寄存器允許基帶控制器輪詢接口裝置206的不同的狀態(tài)，例如同步狀態(tài)、調試狀態(tài)等。圖5C示出表格，所述表格列出根據本發(fā)明的實施例的狀態(tài)寄存器的位的示例性定義和默認值。狀態(tài)寄存器的位O表示傳輸的同步狀態(tài)。在傳輸期間，基帶控制器可以通過讀取該值而輪詢同步狀態(tài)。如果基帶控制器發(fā)現在傳輸之后有時該位不會改變成“高”，那么基帶控制器可以通過拉下傳輸使能(TX_EN)信號而終止傳輸。位7-1表示發(fā)射路徑的調制狀態(tài)，位15-8和位23-16表示兩個接收路徑的調試狀態(tài)。保留位24。在一個實施例中，狀態(tài)寄存器的地址是0x7c。
[0050]應當注意，除了前述寄存器以外，控制塊322可以包括可用于提供控制功能給接口裝置206上的其他組件的額外寄存器。在一個實施例中，保留地址為0x7D到0x7F的三個額外的寄存器用于提供額外的控制功能。
[0051]圖6A提供示出根據本發(fā)明的實施例的示例性的從基帶控制器發(fā)送到接口裝置的信號的時序圖。三個信號是從基帶控制器發(fā)送到接口裝置的，包括發(fā)射使能信號(TX_EN)、發(fā)射時鐘(TCLK)、和發(fā)射串行數據(TX)。在圖6A，串行數據與時鐘上升沿對齊，在時鐘信號的上升沿和下降沿都時鐘控制(clock)串行數據(對于雙數據速率(DDR)方案)。發(fā)射使能信號(TX_EN)的上升沿啟動發(fā)射時鐘(TCLK)，如果在配置寄存器啟用同步字，則接口裝置進入搜索同步字模式的狀態(tài)，或如果禁用同步字，則搜索I_CTL?；鶐Э刂破骺梢酝ㄟ^經由SPI接口讀取狀態(tài)寄存器來輪詢同步狀態(tài)。在一個實施例中，發(fā)射同步狀態(tài)位(狀態(tài)寄存器中的位O)表明是否已經找到同步字。如果實現同步，串行數據被打包并發(fā)送到DAC。另一方面，如果有時候發(fā)射同步字位在發(fā)射之后未改變到“高”(意味著同步失敗)，基帶控制器可以通過將TX_EN拉向低電平而終止發(fā)射。應當注意，當TX_EN處于低電平時，禁用TCLK，因而導致所有發(fā)射塊(包括解串化器和DAC)消耗較少功率。
[0052]圖6B示出根據本發(fā)明的實施例的示例性的從接口裝置發(fā)送到基帶控制器的信號的時序圖。三個信號都是從接口裝置發(fā)送到基帶控制器的，包括接收使能信號(RX_EN)、接收時鐘(RCLK)、和接收串行數據(RX)。圖6B的時序圖與圖6A中的時序圖相似。在圖6B中，接收使能信號(RX_EN)的上升沿啟動接收塊(RCLK)，引起串化器開始發(fā)送同步字(如果啟用)、I幀、和Q幀至基帶控制器。應當注意，如果存在兩個接收路徑，那么在兩條路徑均啟動RCLK。基帶控制器可以通過經由SPI接口讀取狀態(tài)寄存器而輪詢接收數據的同步狀態(tài)。在一個實施例中，如果基帶控制器發(fā)現接收數據不同步，其可以通過將RX_EN拉向低電平而提前終止接收過程。應當注意，當RX_EN處于低電平時，禁用RCLK，因而導致所有接收塊(包括串化器和ADC)消耗較少功率。在一個實施例中，基帶控制器可以配置為校正RX和RCLK之間的校準。在進一步的實施例中，位校準可以由配置寄存器中的位5啟用，位校準模式可以被定義在配置寄存器中(位24-18)和校準模式寄存器。檢測到的RX和RCLK之間的未對準可以從基帶控制器傳回配置寄存器(作為位14-7)。
[0053]圖7A示出根據本發(fā)明的實施例的示例性的由接口裝置執(zhí)行的接收過程的流程圖。在工作期間，接口裝置從基帶控制器接收接收使能信號(操作702)。接收使能信號是啟用接收的電平信號。在一個實施例中，接收使能信號是高電平信號。響應于接收所述接收使能信號，啟動饋給ADC和串化器的接收塊(操作704)。一旦啟動時鐘，ADC就將模擬I信號和Q信號轉換成數字域，并將經轉換的I樣本和Q樣本發(fā)送至串化器(操作706)。在一個實施例中，每個I和Q樣本都是14位寬，并作為并行數據發(fā)送至串化器。然后串化器將并行數據轉換成串行數據(操作708)，并通過插入合適的幀頭將I數字數據和Q數字數據組合成串行數據幀(操作710)。在一個實施例中，如果啟用同步字，組合的數字幀包括在幀頭的同步字。隨后，I/O信號轉換器將串行數據幀從單端信號轉換成差分信號(操作712)。在一個實施例中，差分信號是LVDS數據。應當注意，利用LVDS確保節(jié)能和高速。然后，差分串行數據通過串行接口發(fā)送至基帶控制器，用于處理(操作714)。
[0054]圖7B示出根據本發(fā)明的實施例的列舉示例性的由接口裝置執(zhí)行的發(fā)射過程的流程圖。在工作期間，從基帶控制器發(fā)送至接口裝置的差分數據轉換成單端數據(操作720)。響應接口裝置接收來自基帶控制器的發(fā)射使能信號(操作722)，啟動饋給DAC和解串化器的發(fā)射時鐘(操作724)。發(fā)射使能信號是啟用發(fā)射的電平信號。在一個實施例中，發(fā)射使能信號是高電平信號。一旦啟動時鐘，如果啟用同步字則解串化器就開始搜索同步字，否則搜索I_CTL位(操作726)。一旦定位同步字，基帶控制器輪詢同步狀態(tài)，以確定是否實現同步(操作728)。如果是這樣，解串化器將從基帶控制器接收的串行數據幀轉換成并行數據塊(操作730)，并將并行數據(包括I數據樣本和Q數據樣本兩者)發(fā)送至相對應的DAC輸入(操作732)。隨后，DAC將數字數據轉換成模擬I信號和Q信號，并將模擬I信號和Q信號發(fā)送至射頻IC芯片上的合適輸入(操作734)。如果確定同步過程失敗，系統(tǒng)確定超時事件是否在實現同步之前發(fā)生(操作736)。如果在預定時段之后未能實現同步，系統(tǒng)通過輪詢將發(fā)射使能信號拉下為低電平而終止發(fā)射(操作738)。
[0055]一般地，本發(fā)明的實施例在基帶芯片和射頻IC上的調制器/解調器之間提供低功耗高速串行接口。應當注意，該布置顯著地簡化和標準化射頻IC和基帶芯片的設計。更具體地，射頻IC只需要提供模擬輸入/輸出，可以限制基帶芯片上的引腳數量。在一個實施例中，關于雙頻段接收，基帶芯片只需要為時鐘和數據提供不超過七個信號線與標準控制接口。在進一步的實施例中，標準控制接口是SPI接口。在某些實施例中，在基帶控制器和接口裝置之間通信的數據信號和時鐘信號都是LVDS信號，因而確保電源效率和高數據速率。此外，接口裝置提供不同程度的節(jié)能。當接口裝置不是TX或RX模式時，分別禁用相對應的TX或RX時鐘。此外，基帶控制器可以設置配置寄存器，以便取決于系統(tǒng)需求而完全或部分地切斷接口裝置內的不同塊的電力。
[0056]應當注意，圖3A中所示的架構僅僅是示例性的，不應當限制本發(fā)明的保護范圍。例如，在圖3A中，接口裝置包括兩個ADC和一個DAC。實際上，ADC和DAC的數量可以不同。類似地，接口裝置可以具有更多或更少組件。例如，I/O信號轉換器是可選的。而且，在圖3A中，基帶控制器和控制塊之間的接口是SPI接口。實際上，也可以是其他類型的接口，例如I2C接口、三線接口、通用輸入/輸出(GPIO)接口。
[0057]詳細說明書中描述的方法和過程可以體現為代碼和/或數據，代碼和/數據可以存儲在如上所述的計算機可讀存儲媒體中。當計算機系統(tǒng)讀取和執(zhí)行存儲在計算機可讀存儲媒體上的代碼和/數據時，計算機系統(tǒng)執(zhí)行體現為數據結構和代碼且存儲在計算機可讀存儲媒體內的方法和過程。
[0058]而且，以下描述的方法和過程可以包括在硬件模塊中。例如，硬件模塊可以包括但不限于，專用集成電路(ASIC)芯片、場可編程門陣列(FPGA)、以及目前已知和未來開發(fā)的其他邏輯可編程邏輯器件裝置。當啟動硬件模塊時，硬件模塊執(zhí)行包括在硬件模塊內的方法和過程。
[0059]呈現本發(fā)明的實施例的前述說明僅僅為了說明和描述。本發(fā)明的實施例的前述說明不是窮盡的，也不限制本發(fā)明。因此，本領域的實踐人員將理解許多改進和改變。本發(fā)明的保護范圍由相關權利要求限定。
【權利要求】
1.一種用于在基帶控制器和射頻集成電路(IC)芯片之間對接的裝置，其中射頻集成電路芯片具有調制器和解調器，所述裝置包括: 耦合到定位在所述RF IC芯片上的所述解調器的模數轉換器(ADC)，其中所述ADC配置為接收來自所述解調器的經解調模擬信號； 配置為基于所述DAC的輸出而生成串行數據幀的串化器； 配置為發(fā)送所述串行數據幀至所述基帶控制器的第一串行數據端口 ；以及 耦合到所述基帶控制器的控制模塊。
2.根據權利要求1所述的裝置，還包括: 耦合到所述基帶控制器的解串化器，其中所述解串化器配置為接收來自所述基帶控制器的串行數據，以及其中所述解串化器配置為將從所述基帶控制器接收的所述串行數據轉換成并行數據； 配置為將所述并行數據轉換成模擬信號的DAC ;以及 配置為發(fā)送所述經轉換的模擬信號至所述調制器的模擬輸出。
3.根據權利要求1所述的裝置，還包括配置為在單端數字信號和差分數字信號之間轉換的信號轉換器。
4.根據權利要求3所述的裝置，其中所述差分數字信號是低壓差分信號傳輸(LVDS)信號。
5.根據權利要求1所述的裝置，還包括配置為提供時鐘信號給至少所述ADC和所述串化器的時鐘模塊。
6.根據權利要求1所述的裝置，其中所述控制模塊至少包括用于控制至少所述ADC和所述串化器的配置寄存器，和指示所述串行數據幀的狀態(tài)的狀態(tài)寄存器。
7.根據權利要求6所述的裝置，其中所述ADC和串化器配置為通過所述基帶控制器在所述配置寄存器中設定特定位而被斷電。
8.根據權利要求1所述的裝置，其中所述控制模塊經由串行外圍接口耦合到所述基帶控制器。
9.一種無線收發(fā)器，所述無線收發(fā)器包括: 包括調制器和解調器的RF集成電路(IC)芯片； 基帶控制器；和 配置為耦合所述RF IC芯片和所述基帶控制器的接口裝置，其中所述接口裝置包括:耦合到所述解調器的模數轉換器(ADC)，其中所述ADC配置為接收來自所述解調器的經解調模擬信號； 配置為基于所述ADC的輸出而生成串行數據幀的串化器； 耦合到所述基帶控制器的第一串行數據端口，其中所述第一串行端口配置為發(fā)送所述串行數據幀至所述基帶控制器；和 耦合到所述基帶控制器的控制模塊。
10.根據權利要求9所述的收發(fā)器，其中所述接口裝置還包括: 耦合到所述基帶控制器的解串化器，其中解串化器配置為從所述基帶控制器接收串行數據，以及其中所述解串化器配置為將從所述基帶控制器接收的所述串行數據轉換成并行數據；配置為將所述并行數據轉換成模擬信號的DAC ;和 耦合到所述調制器的模擬輸出，其中所述模擬輸出配置為發(fā)送所述轉換的模擬信號至所述調制器。
11.根據權利要求9所述的收發(fā)器，其中所述接口裝置還包括配置為在單端數字信號和差分數字信號之間轉換的信號轉換器。
12.根據權利要求11所述的收發(fā)器，其中所述差分數字信號是低壓差分信號傳輸(LVDS)信號。
13.根據權利要求9所述的收發(fā)器，其中所述接口裝置還包括配置為提供時鐘信號給至少所述ADC和所述串化器的時鐘模塊。
14.根據權利要求9所述的收發(fā)器，其中所述控制模塊包括至少用于控制至少所述ADC和所述串化器的配置寄存器，和用于指示所述串行數據幀的狀態(tài)的狀態(tài)寄存器。
15.根據權利要求14所述的收發(fā)器，其中所述ADC和所述串化器配置為通過所述基帶控制器在所述配置寄存器中設定特定位而被斷電。
16.根據權利要求9所述的收發(fā)器，其中所述控制模塊經由串行外圍接口耦合到所述基帶控制器。
【文檔編號】H04B1/04GK103840844SQ201310617019
【公開日】2014年6月4日 申請日期:2013年11月27日 優(yōu)先權日:2012年11月27日
【發(fā)明者】李濤, 王航, 張丙雷, 莫世雄 申請人:美國頻順通訊科技公司