基于fpga的模塊化盲源分離邏輯電路的制作方法
【專利摘要】基于FPGA的模塊化盲源分離邏輯電路，解決現(xiàn)有盲源分離方法中實時性弱、算法不易移植的問題。該盲源分離邏輯電路由數(shù)據(jù)輸入模塊、信號預(yù)處理模塊、獲取分離矩陣模塊和分離信號輸出模塊組成。在FPGA芯片中設(shè)計了數(shù)據(jù)輸入模塊、信號預(yù)處理模塊、獲取分離矩陣模塊和分離信號輸出模塊，并設(shè)計了模塊內(nèi)部的矩陣求逆單元、上下三角分解單元和特征值和特征向量單元等。單元內(nèi)部采用獨立化的硬件描述語言實現(xiàn)，該盲源分離邏輯具有良好的移植性和擴展性，對于解決高速盲源分離問題提供了一種方案。本發(fā)明提供的盲源分離邏輯電路在工業(yè)和軍事領(lǐng)域的無線電通信系統(tǒng)、音頻、聲學(xué)和醫(yī)學(xué)信號處理中均有著重要的應(yīng)用。
【專利說明】基于FPGA的模塊化盲源分離邏輯電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于信號處理【技術(shù)領(lǐng)域】，涉及以FPGA芯片為實現(xiàn)載體的盲源分離邏輯電路，該方法可廣泛應(yīng)用于工業(yè)控制或通信處理中。
【背景技術(shù)】
[0002]在現(xiàn)實生活和自然界中要得到反映某物理特性真實原始的源信號很困難，通過傳感器獲取的信息，往往是多個未知信號成分混合在一起的信號，對觀測信號進(jìn)行處理的目的就是恢復(fù)出無法直接觀測的各個原始源信號。盲源分離過程可描述為:通過尋找一個滿秩線性變換矩陣，以便使輸出的各個分量盡可能地相互獨立，最大程度地逼近各個源信號。
[0003]盲源分離在現(xiàn)代信號處理領(lǐng)域占有越來越重要的地位，已經(jīng)在軍事、生物醫(yī)學(xué)、環(huán)境地理、工業(yè)控制、機械制造、圖像分析等方面得到探索性的應(yīng)用，但是在解決實際問題的過程中，對于大數(shù)據(jù)量實時要求嚴(yán)格的應(yīng)用，如被動雷達(dá)、地震監(jiān)測、加速器控制等仍然存在問題；產(chǎn)生這一需求根本原因是隨著應(yīng)用中采集的數(shù)據(jù)量越來越大，人們希望高速精確的獲取數(shù)據(jù)的潛在信息。通用處理器的方法已經(jīng)不能夠滿足需求，而FPGA的硬件結(jié)構(gòu)可以完成這樣的任務(wù)。
[0004]當(dāng)前的FPGA實現(xiàn)盲源分離時，基本存在這樣的問題，①算法結(jié)構(gòu)復(fù)雜，計算過程涉及大量的矩陣處理，計算量巨大，導(dǎo)致實時性不夠；②不同的應(yīng)用和規(guī)模，算法結(jié)構(gòu)差異巨大，基本沒有移植性。
[0005]本發(fā)明的目的是克服現(xiàn)有技術(shù)存在的上述不足，提供了一種基于FPGA芯片的模塊化盲源分離邏輯電路，研究表明，采用硬件模塊法的方式在算法的實時性方面將有極大的提高，同時易于根據(jù)輸入信號變化，進(jìn)行模塊的替換，為工程應(yīng)用提供了極大的方便。

【發(fā)明內(nèi)容】

[0006]該盲源分離邏輯電路實現(xiàn)方式如下:首先通過硬件描述語言對盲源分離的實現(xiàn)過程進(jìn)行描述，然后通過EDA工具，把描述內(nèi)容生成邏輯電路的網(wǎng)表文件，然后把網(wǎng)表文件燒寫到FPGA芯片中，使得FPGA芯片成為盲源分離的專用芯片；
以下描述中，單元指由數(shù)字邏輯組成的基本運算電路結(jié)構(gòu)；模塊指由單元構(gòu)成的功能電路。
[0007]本發(fā)明提供的基于FPGA芯片的模塊化盲源分離邏輯電路整體結(jié)構(gòu)如圖1所示，在FPGA芯片的內(nèi)部由四個邏輯電路模塊組成，分別是:數(shù)據(jù)輸入模塊、信號預(yù)處理模塊、獲取分離矩陣模塊、分離信號輸出模塊，四個模塊連接在一起，完成盲信號分離，其中，數(shù)據(jù)輸入模塊依次連接信號預(yù)處理模塊、獲取分離矩陣模塊和分離信號輸出模塊，信號預(yù)處理模塊同時連接分離信號輸出模塊，每個模塊由基本數(shù)字邏輯電路單元組成；
模塊1、數(shù)據(jù)輸入模塊:包括幀處理單元及局部存儲單元；
輸入信號后，送到幀處理單元，幀處理單元自帶局部存儲單元，通過讀寫總線連接，該局部存儲單元作為外部輸入數(shù)據(jù)的緩存，接收到數(shù)據(jù)后，按先進(jìn)先出的方式發(fā)送給模塊2，每發(fā)送一幀長度的數(shù)據(jù)，發(fā)送一個同步信號給模塊2。
[0008]模塊2、信號預(yù)處理模塊:
對于被分離信源輸入為多路信號的情況，該模塊由特征值與特征向量單元、選擇單元、開方單元、求倒數(shù)單元、多個局部存儲單元、每路信號對應(yīng)的求均值單元以及多路信號共用的矩陣與轉(zhuǎn)置矩陣乘法單元組成；
連接方式如下:每路輸入信號連接一個求均值單元，每路求均值單元通過讀寫電路共享一個均值局部存儲單元，每路求均值單元的輸出信號線連接到矩陣與轉(zhuǎn)置矩陣乘法單元，矩陣與轉(zhuǎn)置矩陣乘法單元自帶局部存儲單元，在矩陣與轉(zhuǎn)置矩陣乘法單元的局部存儲單元中進(jìn)行輸入數(shù)據(jù)的轉(zhuǎn)置，矩陣與轉(zhuǎn)置矩陣乘法單元連接特征值與特征向量單元；特征值與特征向量單元帶有局部存儲單元，特征值與特征向量單元通過外部同步信號線與選擇單元和開方單元并行連接，開方單元通過讀寫總線連接特征值與特征向量單元的局部存儲單元，求倒數(shù)單元的輸入通過讀寫總線連接特征值與特征向量單元的局部存儲單元獲得，求倒數(shù)單元的輸出線路與求均值單元的輸出線路共同連接在矩陣與轉(zhuǎn)置矩陣乘法單元上，把乘法結(jié)果作為送給模塊3。
[0009]模塊3、獲取分離矩陣模塊:
由數(shù)據(jù)計算單元、特征值和特征向量單元、矩陣求逆單元、矩陣乘法單元、多個局部存儲單元組成；
連接方式如下:模塊2同步信號線與乘法結(jié)果信號連接模塊3的數(shù)據(jù)計算單元，數(shù)據(jù)計算單元自帶局部存儲單元，數(shù)據(jù)計算單元連接到特征值和特征向量單元，特征值和特征向量單元自帶局部存儲單元，矩陣求逆單元的輸入通過讀寫總線連接特征值和特征向量單元的局部存儲單元得到，矩陣求逆單元的輸出線路與數(shù)據(jù)計算單元的輸出線路共同連接到矩陣乘法單元，矩陣乘法單元把計算結(jié)果送入模塊4 ;
模塊4、分離信號輸出模塊:
該模塊主要由矩陣求逆單元、矩陣乘法單元和串行輸出單元組成；
模塊的連接方式如下:將模塊3中的矩陣乘法單元輸出線路連接模塊4中的矩陣求逆單元，然后把矩陣求逆單元輸出的線路和模塊2輸出的預(yù)處理信號連接到矩陣乘法單元，該矩陣乘法單元的輸出線路連接到串行輸出單元，串行輸出單元把幀數(shù)據(jù)輸出方式改為串行輸出，盲源分離結(jié)束。
[0010]所述模塊2、3、4中使用的矩陣求逆單元以及特征值和特征向量單元的具體結(jié)構(gòu)如下:
1.矩陣求逆單元，該單元主要包括上下三角分解子單元、上下三角求逆子單元和自帶局部存儲子單元；外部矩陣數(shù)據(jù)輸入該矩陣求逆單元后，首先進(jìn)入局部存儲子單元，該局部存儲子單元連接上下三角分解子單元，通過上下三角分解子單元分解矩陣為上三角矩陣和下三角矩陣，并存儲在該局部存儲子單元中，局部存儲單元同時連接上下三角求逆子單元，上下三角求逆子單元通過讀寫總線把局部存儲子單元中的上三角矩陣和下三角矩陣輸入，并把計算求逆結(jié)果通過總線送到矩陣乘法單元，矩陣乘法單元把上三角矩陣的逆和下三角矩陣的逆相乘輸出，得到外部輸入矩陣的逆矩陣；
2.特征值和特征向量單元，該單元由加法子單元、乘法子單元、比較子單元、查找子單元、開方子單元、雙向局部存儲子單元、局部存儲子單元、輸出轉(zhuǎn)換子單元組成；外部矩陣輸入特征值和特征向量單元后，首先存儲在雙向局部存儲子單元中，雙向局部存儲子單元通過讀、寫、地址總線，把加法子單元、乘法子單元、比較子單元、查找子單元和開方子單元并聯(lián)在一起，使用Lanczos分解順序，各子單元通過控制時序的方式，加鎖讀寫總線，讀寫雙向局部存儲子單元中的數(shù)據(jù)，計算結(jié)果通過讀寫總線發(fā)送給輸出轉(zhuǎn)換子單元，該單元把計算分解結(jié)果，轉(zhuǎn)換為線性輸出，得到外部矩陣的特征值和特征向量；
所述矩陣求逆單元中使用的上下三角分解子單元、上下三角求逆子單元具體結(jié)構(gòu)如
下:
上下三角分解子單元，包括加法孫單元電路、乘法孫單元、比較孫單元和雙向局部存儲孫單元，外部輸入數(shù)據(jù)存儲在雙向局部存儲孫單元中，加法孫單元和乘法孫單元都連接在雙向局部存儲孫單元中，通過讀寫總線把雙向局部存儲孫單元中的矩陣化為階梯型矩陣，即得到該矩陣的上三角矩陣，并在雙向局部存儲孫單元中記下變換步驟，然后對雙向局部存儲孫單元中的單位矩陣進(jìn)行相同的變換，在雙向局部存儲孫單元中得到下三角矩陣；上下三角求逆子單元，主要包括加法孫單元、乘法孫單元、雙向局部存儲孫單元和局部存儲孫單元，外部輸入數(shù)據(jù)存儲在雙向局部存儲孫單元中，雙向局部存儲孫單元把加法孫單元、乘法孫單元連在一起，乘法孫單元自帶局部存儲單元，計算時由乘法孫單元以此讀取雙向局部存儲孫單元中的行列數(shù)據(jù)，進(jìn)行倒數(shù)相乘，并把中間結(jié)果保存在局部存儲孫單元中，使用加法孫單元進(jìn)行不同行列的數(shù)據(jù)求和，加法孫單元和乘法孫單元依靠時序，交替進(jìn)行，完成上下三角求逆，并把結(jié)果寫在雙向局部存儲單元中。
[0011]本發(fā)明的優(yōu)點和有益效果:
本發(fā)明方法與現(xiàn)有技術(shù)相比較，具有如下特點和優(yōu)點:
本發(fā)明完成了基于FPGA的硬件盲源分離邏輯電路的設(shè)計，首先對輸入信號進(jìn)行白化處理，然后通過混合信號在特征值和特征向量進(jìn)行盲源數(shù)確定，進(jìn)而利用聯(lián)合近似對角化的方法對混合數(shù)據(jù)進(jìn)行盲分離，獲取分離矩陣；最后，利用這個分離矩陣來對接收到的混合信號進(jìn)行分離，提取混合信號中的各個獨立分量，達(dá)到盲源分離的目的。
[0012](I)本發(fā)明方法采用硬件描述語言完成了硬件盲源分離的設(shè)計，該硬件編寫方式具有良好的適應(yīng)性，脫離了使用固定硬件平臺的限制，很好的適用于不同廠家的FPGA芯片。
[0013](2)本發(fā)明采用硬件的方式完成的盲源分離邏輯電路，可以使用于高速采樣處理的工業(yè)環(huán)境中，處理速度快于CPU方式，使大規(guī)模的高速計算成為了可能。
[0014](3)本發(fā)明采用模塊化的設(shè)計，使得本發(fā)明在移植性和適應(yīng)性方面達(dá)到極大提高，可以通過配置文件修改布局布線，也可以只選用其中的某些模塊，或者替換其中的分離函數(shù)準(zhǔn)則完成不同的盲源分離目標(biāo)。
[0015](4)本發(fā)明完成的盲源分離已經(jīng)可以滿足一般分離應(yīng)用的需求，實驗達(dá)到理想的信號分離效果，在工業(yè)和軍事領(lǐng)域的無線電通信系統(tǒng)、音頻與聲學(xué)和醫(yī)學(xué)信號處理中均有著重要的應(yīng)用潛力。
[0016]【專利附圖】

【附圖說明】
[0017]圖1是基于FPGA的模塊化盲源分離邏輯電路總體結(jié)構(gòu)圖，包括數(shù)據(jù)輸入、信號預(yù)處理、獲取分離矩陣和分離信號輸出四個邏輯電路模塊。
[0018]圖2是數(shù)據(jù)輸入模塊邏輯電路，連續(xù)輸入信號轉(zhuǎn)換為按幀方式輸出。
[0019]圖3是信號預(yù)處理模塊邏輯電路。
[0020]圖4是獲取分離矩陣模塊邏輯電路。
[0021]圖5是分離信號輸出模塊邏輯電路。
[0022]圖6是上下三角分解子單元邏輯電路。
[0023]圖7是上下三角矩陣求逆子單元邏輯電路。
[0024]圖8是特征值和特征向量單元邏輯電路。
[0025]圖9是實施實例中MATLAB發(fā)送給開發(fā)板的觀測信號JT。
[0026]圖10是混合前的原始信號。
[0027]圖11是觀測信號經(jīng) 過FPGA開發(fā)板盲源分離邏輯電路處理后的恢復(fù)信號。
[0028]
【具體實施方式】
[0029]為了使本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明方案，下面結(jié)合附圖和實施方式對本發(fā)明作進(jìn)一步的詳細(xì)說明。
[0030]本實例使用Altera Stratix IV GX FPGA進(jìn)行測試，軟件使用MATLAB2012b和Alterall.1的DSP Builder，實驗通過MATLAB發(fā)送信號把4路信號發(fā)送到Altera開發(fā)板的FPGA芯片上，在FPGA芯片上進(jìn)行盲源分離邏輯電路處理后，把信號由開發(fā)板送回MATLAB，在MATLAB觀測分離效果，實驗中間數(shù)據(jù)通過在FPGA上探針得到。
[0031]本發(fā)明提供的基于FPGA芯片的模塊化盲源分離邏輯電路整體結(jié)構(gòu)如圖1所示，在FPGA芯片的內(nèi)部由四個邏輯電路模塊組成，分別是:數(shù)據(jù)輸入模塊，以四路為例，詳細(xì)結(jié)構(gòu)如圖2所示；信號預(yù)處理模塊，詳細(xì)結(jié)構(gòu)如圖3所示；獲取分離矩陣模塊，詳細(xì)結(jié)構(gòu)如圖4所示；分離信號輸出模塊，詳細(xì)結(jié)構(gòu)如圖5所示；四個模塊連接在一起，完成盲信號分離，其中，數(shù)據(jù)輸入模塊依次連接信號預(yù)處理模塊、獲取分離矩陣模塊和分離信號輸出模塊，信號預(yù)處理模塊同時連接分離信號輸出模塊。每個模塊由基本數(shù)字邏輯電路單元組成。
[0032]圖9是實施實例中MATLAB發(fā)送到開發(fā)板的觀測信號。圖10是原始信號。圖11是經(jīng)過FPGA開發(fā)板盲源分離邏輯電路處理后的原始信號。
[0033]實驗中為了測試有效性，設(shè)計了源信號，即由以下3路獨立源信號組成，實驗中取幀長度為256，其中:
-?是chirp信號，幅度為1，歸一化的頻率從O線性變換到0.5 ；
-?是時域的altes信號，歸一化頻率從0.45下降為0.1 ；
^是復(fù)高斯信號，均值為0，方差為1.0。
[0034]輸入到FPGA芯片上的4路信號;T是原始信號Z*與如下的隨機矩陣2相乘后產(chǎn)生的，即7=1。
【權(quán)利要求】
1.基于FPGA的模塊化盲源分離邏輯電路，其特征在于該盲源分離邏輯電路實現(xiàn)方式如下:首先通過硬件描述語言對盲源分離的實現(xiàn)過程進(jìn)行描述，然后通過EDA工具，把描述內(nèi)容生成邏輯電路的網(wǎng)表文件，然后把網(wǎng)表文件燒寫到FPGA芯片中，使得FPGA芯片成為盲源分離的專用芯片； 本發(fā)明提供的基于FPGA芯片的模塊化盲源分離邏輯電路整體結(jié)構(gòu)如圖1所示，在FPGA芯片的內(nèi)部由四個邏輯電路模塊組成，分別是:數(shù)據(jù)輸入模塊、信號預(yù)處理模塊、獲取分離矩陣模塊、分離信號輸出模塊，四個模塊連接在一起，完成盲信號分離，其中，數(shù)據(jù)輸入模塊依次連接信號預(yù)處理模塊、獲取分離矩陣模塊和分離信號輸出模塊，信號預(yù)處理模塊同時連接分離信號輸出模塊，每個模塊由基本數(shù)字邏輯電路單元組成； 模塊1、數(shù)據(jù)輸入模塊:包括幀處理單元及局部存儲單元； 輸入信號后，送到幀處理單元進(jìn)行處理，幀處理單元自帶局部存儲單元，通過讀寫總線連接，該局部存儲單元作為外部輸入數(shù)據(jù)的緩存，接收到外部數(shù)據(jù)后，按先進(jìn)先出的方式發(fā)送給模塊2，每發(fā)送一幀長度的數(shù)據(jù)，發(fā)送一個同步信號給模塊2 ； 模塊2、信號預(yù)處理模塊: 對于被分離信源輸入為多路信號的情況，該模塊由特征值與特征向量單元、選擇單元、開方單元、求倒數(shù)單元、多個局部存儲單元、每路信號對應(yīng)的求均值單元以及多路信號共用的矩陣與轉(zhuǎn)置矩陣乘法單元組成； 連接方式如下:每路輸入信號連接一個求均值單元，，每路求均值單元通過讀寫電路共享一個均值局部存儲單元，每路求均值單元的輸出連接矩陣與轉(zhuǎn)置矩陣乘法單元，矩陣與轉(zhuǎn)置矩陣乘法單元自帶局部存儲器，在矩陣與轉(zhuǎn)置矩陣乘法單元的局部存儲器中進(jìn)行輸入數(shù)據(jù)的轉(zhuǎn)置，矩陣與轉(zhuǎn)置矩陣乘法單元連接特征值與特征向量單元；特征值與特征向量單元帶有局部存儲單元，特征值與特征向量單元通過外部同步信號線與選擇單元和開方單元并行連接，開方單元通過讀寫 總線連接特征值與特征向量單元的局部存儲單元，求倒數(shù)單元的輸入通過讀寫總線連接特征值與特征向量單元的局部存儲單元獲得，求倒數(shù)單元的輸出線路與求均值單元的輸出線路共同連接在矩陣與轉(zhuǎn)置矩陣乘法單元上，把乘法結(jié)果作為輸出； 模塊3、獲取分離矩陣模塊: 由數(shù)據(jù)計算單元、特征值和特征向量單元、矩陣求逆單元、矩陣乘法單元、多個局部存儲單元組成； 連接方式如下:模塊2同步信號線與乘法結(jié)果信號連接模塊3的數(shù)據(jù)計算單元，數(shù)據(jù)計算單元自帶局部存儲單元，數(shù)據(jù)計算單元連接到特征值和特征向量單元，特征值和特征向量單元自帶局部存儲單元，矩陣求逆單元的輸入通過讀寫總線連接特征值和特征向量單元的局部存儲單元得到，矩陣求逆單元的輸出線路與數(shù)據(jù)計算單元的輸出線路共同連接到矩陣乘法單元，矩陣乘法單元把計算結(jié)果送入模塊4 ; 模塊4、分離信號輸出模塊: 該模塊主要由矩陣求逆單元，矩陣乘法單元和串行輸出單元組成； 連接方式如下:將模塊3中的矩陣乘法單元輸出線路連接模塊4中的矩陣求逆單元，然后把矩陣求逆單元輸出線路和模塊2輸出的線路連接到矩陣乘法單元，該矩陣乘法單元的輸出線路連接到串行輸出單元，串行輸出單元把幀的數(shù)據(jù)輸出方式改為串行輸出，盲源分離結(jié)束。
2.根據(jù)權(quán)利要求1所述的基于FPGA的模塊化盲源分離邏輯電路，其特征在于所述模塊2至模塊4中使用的矩陣求逆單元及特征值和特征向量單元的具體結(jié)構(gòu)如下: 1).矩陣求逆單元，該單元主要包括上下三角分解子單元、上下三角求逆子單元和自帶局部存儲子單元；外部矩陣數(shù)據(jù)輸入該矩陣求逆單元后，首先進(jìn)入局部存儲子單元，該局部存儲子單元連接上下三角分解子單元，通過上下三角分解子單元分解矩陣為上三角矩陣和下三角矩陣，并存儲在該局部存儲子單元中，局部存儲單元同時連接上下三角求逆子單元，上下三角求逆子單元通過讀寫總線把局部存儲子單元中的上三角矩陣和下三角矩陣輸入，并把計算求逆結(jié)果通過總線送到矩陣乘法單元，矩陣乘法單元把上三角矩陣的逆和下三角矩陣的逆相乘輸出，得到外部輸入矩陣的逆矩陣； 2).特征值和特征向量單元，該單元由加法子單元、乘法子單元、比較子單元、查找子單元、開方子單元、雙向局部存儲子單元、局部存儲子單元、存儲轉(zhuǎn)換子單元組成；外部矩陣輸入特征值和特征向量單元后，首先存儲在雙向存儲子單元中，局部存儲子單元，然后通過讀、寫、地址總線，把加法子單元、乘法子單元、比較子單元、查找子單元和開方子單元并聯(lián)在一起，使用Lanczos分解，各子單元通過控制時序的方式，加鎖使用讀寫總線讀寫雙向局部存儲子單元中的數(shù)據(jù)，計算結(jié)果通過讀寫總線發(fā)送給存儲轉(zhuǎn)換子單元，該單元把計算結(jié)果，轉(zhuǎn)換為線性輸出。
3.根據(jù)權(quán)利要求2所述的基于FPGA的模塊化盲源分離邏輯電路，其特征在于在所述矩陣求逆單元中使用的上下三角分解子單元和上下三角求逆子單元的具體結(jié)構(gòu)如下: 上下三角分解子單元，包括加法孫單元電路、乘法孫單元、比較孫單元和雙向局部存儲孫單元，外部輸入數(shù)據(jù)存儲在雙向局部存儲孫單元中，加法孫單元和乘法孫單元都連接在雙向局部存儲孫單元中，通過讀寫總線把雙向局部存儲孫單元中的矩陣化為階梯型矩陣，即得到該矩陣的上三角矩陣，并在雙向局部存儲孫單元中記下變換步驟，然后對雙向局部存儲孫單元中的單位矩陣進(jìn)行相同的變換，在雙向局部存儲孫單元中得到下三角矩陣； 上下三角求逆子單元，主要包括加法孫單元、乘法孫單元、雙向局部存儲孫單元和局部存儲孫單元，外部輸入數(shù)據(jù)存儲在雙向局部存儲孫單元中，雙向局部存儲孫單元把加法孫單元、乘法孫單元連在一起，乘法孫單元自帶局部存儲單元，計算時由乘法孫單元以此讀取雙向局部存儲孫單元中的行列數(shù)據(jù)，進(jìn)行倒數(shù)相乘，并把中間結(jié)果保存在局部存儲孫單元中，使用加法孫單元進(jìn)行不同行列的數(shù)據(jù)求和，加法孫單元和乘法孫單元依靠時序，交替進(jìn)行，完成上下三角求逆，并把結(jié)果寫在雙向局部存儲單元中。
【文檔編號】H04L25/03GK103746948SQ201310606261
【公開日】2014年4月23日 申請日期:2013年11月22日 優(yōu)先權(quán)日:2013年11月22日
【發(fā)明者】王京輝, 趙源超, 陳東升, 唐樹剛 申請人:天津理工大學(xué)