控制裝置和圖像形成設(shè)備的制作方法
【專利摘要】本發(fā)明公開(kāi)了控制裝置和圖像形成設(shè)備。其中，控制裝置包括：設(shè)備控制器，其連接至至少一個(gè)設(shè)備并包括第一存儲(chǔ)器和讀取及傳輸單元，所述第一存儲(chǔ)器存儲(chǔ)用于控制所述設(shè)備的驅(qū)動(dòng)的數(shù)據(jù)和表示所述設(shè)備的狀態(tài)的數(shù)據(jù)，所述讀取及傳輸單元讀取存儲(chǔ)在所述第一存儲(chǔ)器中的各個(gè)數(shù)據(jù)項(xiàng)并傳輸讀取的數(shù)據(jù)；主控制器，其包括中央處理單元、第二存儲(chǔ)器和寫(xiě)入單元，所述寫(xiě)入單元將從所述設(shè)備控制器傳輸?shù)臄?shù)據(jù)寫(xiě)入至所述第二存儲(chǔ)器；和全雙工串行總線，其連接所述主控制器和所述設(shè)備控制器。所述讀取及傳輸單元和所述寫(xiě)入單元操作以使得存儲(chǔ)在所述第一存儲(chǔ)器中的各個(gè)數(shù)據(jù)項(xiàng)以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期被讀取、傳輸并存儲(chǔ)在所述第二存儲(chǔ)器中。
【專利說(shuō)明】控制裝置和圖像形成設(shè)備
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及控制裝置和圖像形成設(shè)備。
【背景技術(shù)】
[0002]JP-A-10-190900 (專利文獻(xiàn)I)公開(kāi)了一種圖像形成設(shè)備，該圖像形成設(shè)備包括:狀態(tài)檢測(cè)單元，其檢測(cè)該設(shè)備的各單元的狀態(tài)；驅(qū)動(dòng)單元，其驅(qū)動(dòng)該設(shè)備的各單元；控制命令單元，其基于狀態(tài)檢測(cè)單元檢測(cè)的輸入數(shù)據(jù)的狀態(tài)來(lái)控制該設(shè)備的整體操作；輸入單元，其存儲(chǔ)狀態(tài)檢測(cè)單元檢測(cè)的輸入數(shù)據(jù)；輸出單元，其存儲(chǔ)用于驅(qū)動(dòng)驅(qū)動(dòng)單元的輸出數(shù)據(jù)；網(wǎng)絡(luò)單元，其在控制命令單元和諸如輸入單元和輸出單元之類的多個(gè)單元之間傳輸及接收數(shù)據(jù)；定時(shí)控制單元，其將數(shù)據(jù)傳輸至網(wǎng)絡(luò)單元或從網(wǎng)絡(luò)單元接收數(shù)據(jù)；接收數(shù)據(jù)緩存器，其存儲(chǔ)通過(guò)網(wǎng)絡(luò)單元從輸入單元接收的多個(gè)已接收的數(shù)據(jù)項(xiàng)；比較單元，其比較接收數(shù)據(jù)緩存器中的數(shù)據(jù)；和數(shù)據(jù)無(wú)效單元，其根據(jù)比較單元的比較結(jié)果來(lái)使得已接收的數(shù)據(jù)無(wú)效。
[0003]JP-A-2007-096660(專利文獻(xiàn)2)公開(kāi)了一種圖像形成設(shè)備，該圖像形成設(shè)備包括:控制單元，其生成控制信號(hào)；第一傳輸單元，其在同步時(shí)鐘的下降沿將控制單元的控制信號(hào)傳輸為串行數(shù)據(jù)；第二傳輸單元，其在同步時(shí)鐘的上升沿將控制單元的控制信號(hào)傳輸為串行數(shù)據(jù)；切換單元，其在每半個(gè)同步時(shí)鐘內(nèi)對(duì)第一傳輸單元的輸出和第二傳輸單元的輸出進(jìn)行切換并輸出它們；通信線，其傳輸來(lái)自切換單元的輸出；第一接收單元，其在同步時(shí)鐘的上升沿通過(guò)通信線接收從第一傳輸單元傳輸?shù)拇袛?shù)據(jù)；和第二接收單元，其在同步時(shí)鐘的下降沿通過(guò)通信線接收從第二傳輸單元傳輸?shù)拇袛?shù)據(jù)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的一個(gè)目的是提供一種控制裝置和圖像形成設(shè)備，當(dāng)包括CPU的主控制單元和連接至各種設(shè)備的設(shè)備控制單元通過(guò)傳輸通路互相連接以控制各個(gè)設(shè)備時(shí)，該控制裝置和圖像形成設(shè)備能夠獲得與相關(guān)技術(shù)相同的性能，而不用使用具有高于必要的傳輸率的傳輸通路，其中防止了其中形成傳輸通路的信號(hào)線的數(shù)目的增加，并且即使當(dāng)連接至設(shè)備控制單元的設(shè)備發(fā)生改變時(shí)，也不需要改變主控制單元的結(jié)構(gòu)。
[0005]根據(jù)本發(fā)明的第一方面，提供了一種控制裝置，其包括:設(shè)備控制器，其連接至至少一個(gè)設(shè)備并包括第一存儲(chǔ)器和讀取及傳輸單元，所述第一存儲(chǔ)器存儲(chǔ)用于控制所述設(shè)備的驅(qū)動(dòng)的數(shù)據(jù)和表示所述設(shè)備的狀態(tài)的數(shù)據(jù)，所述讀取及傳輸單元讀取存儲(chǔ)在所述第一存儲(chǔ)器中的各個(gè)數(shù)據(jù)項(xiàng)并傳輸讀取的數(shù)據(jù)；主控制器，其包括中央處理單元，第二存儲(chǔ)器和寫(xiě)入單元，所述寫(xiě)入單元將從所述設(shè)備控制器傳輸?shù)臄?shù)據(jù)寫(xiě)入至所述第二存儲(chǔ)器；和全雙工串行總線，其連接所述主控制器和所述設(shè)備控制器，其中所述讀取及傳輸單元和所述寫(xiě)入單元操作使得存儲(chǔ)在所述第一存儲(chǔ)器中的各個(gè)數(shù)據(jù)項(xiàng)以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期被讀取、傳輸并存儲(chǔ)在所述第二存儲(chǔ)器中，所述系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期是所述中央處理單元的操作的標(biāo)準(zhǔn)。
[0006]根據(jù)本發(fā)明的第二方面，在根據(jù)第一方面的所述控制裝置中，所述讀取及傳輸單元可以根據(jù)從所述第一存儲(chǔ)器中存儲(chǔ)的初始地址順序地讀取的具有相同大小的數(shù)據(jù)項(xiàng)生成多個(gè)包，而不用指定各個(gè)數(shù)據(jù)項(xiàng)的寫(xiě)入目的地地址，并傳輸所述多個(gè)包。寫(xiě)入單元可以以傳輸所述多個(gè)包的順序從所述第二存儲(chǔ)器的初始地址寫(xiě)入數(shù)據(jù)。
[0007]根據(jù)本發(fā)明的第三方面，在根據(jù)第二方面的所述控制裝置中，可以將發(fā)生中斷時(shí)的針對(duì)中斷因素的數(shù)據(jù)存儲(chǔ)在所述第一存儲(chǔ)器中。讀取及傳輸單元可以在發(fā)生中斷時(shí)生成中斷包，并將所述中斷包傳輸至所述主控制器。所述主控制器還可以包括檢測(cè)單元，其檢測(cè)向所述第二存儲(chǔ)器寫(xiě)入數(shù)據(jù)的開(kāi)始和結(jié)束；和通知單元，在接收到所述中斷包之后，當(dāng)所述檢測(cè)單元檢測(cè)到數(shù)據(jù)的寫(xiě)入的開(kāi)始和結(jié)束時(shí)，所述通知單元通知所述中央處理單元中斷的出現(xiàn)。
[0008]根據(jù)本發(fā)明的第四方面，在根據(jù)第二方面或第三方面的所述控制裝置中，所述設(shè)備控制器還可以包括:第一地址計(jì)數(shù)器，其用于所述讀取及傳輸單元的讀取處理中，并且當(dāng)從所述第一存儲(chǔ)器讀取數(shù)據(jù)時(shí)，第一地址計(jì)數(shù)器計(jì)算讀取源地址；和第一初始化單元，其初始化所述第一地址計(jì)數(shù)器，以使得在從自所述第一存儲(chǔ)器讀取全部數(shù)據(jù)結(jié)束的時(shí)刻到下一個(gè)周期中的初始數(shù)據(jù)項(xiàng)的讀取開(kāi)始的時(shí)刻期間以及發(fā)生錯(cuò)誤的時(shí)刻中的任何時(shí)刻的至少一個(gè)處，所述第一地址計(jì)數(shù)器的計(jì)數(shù)值等于表示所述第一存儲(chǔ)器的初始地址的計(jì)數(shù)值。所述主控制器可以包括:第二地址計(jì)數(shù)器，其用于寫(xiě)入單元的寫(xiě)入處理中，并且當(dāng)從所述第一存儲(chǔ)器讀取的數(shù)據(jù)寫(xiě)入至所述第二存儲(chǔ)器時(shí)，第二地址計(jì)數(shù)器計(jì)算寫(xiě)入目的地地址；和第二初始化單元，其初始化所述第二地址計(jì)數(shù)器，以使得在從全部數(shù)據(jù)從所述第一存儲(chǔ)器寫(xiě)入到所述第二存儲(chǔ)器結(jié)束的時(shí)刻到下一個(gè)周期中的初始數(shù)據(jù)項(xiàng)的寫(xiě)入開(kāi)始的時(shí)刻期間以及發(fā)生錯(cuò)誤的時(shí)刻中的任何時(shí)刻的至少一個(gè)處，所述第二地址計(jì)數(shù)器的計(jì)數(shù)值等于表示所述第二存儲(chǔ)器的初始地址的計(jì)數(shù)值。
[0009]根據(jù)本發(fā)明的第五方面，在根據(jù)第一至第四方面的任一方面的控制裝置中，根據(jù)來(lái)自所述中央處理單元的讀取命令可以選擇讀取存儲(chǔ)在所述第一存儲(chǔ)器中的數(shù)據(jù)的第一讀取處理和讀取存儲(chǔ)在所述第二存儲(chǔ)器中的數(shù)據(jù)的第二讀取處理。
[0010]根據(jù)本發(fā)明的第六方面，在根據(jù)第一至第五方面的任一方面的控制裝置中，根據(jù)來(lái)自所述中央處理單元的寫(xiě)入命令可以選擇將用于控制所述設(shè)備的驅(qū)動(dòng)的數(shù)據(jù)寫(xiě)入至所述第一存儲(chǔ)器的第一寫(xiě)入處理和將所述數(shù)據(jù)寫(xiě)入至所述第一存儲(chǔ)器和所述第二存儲(chǔ)器兩者的第二寫(xiě)入處理。
[0011]根據(jù)本發(fā)明的第七方面，一種圖像形成設(shè)備，包括:根據(jù)第一至第六方面的任一方面的控制裝置；和至少一個(gè)設(shè)備，其連接至所述設(shè)備控制器并形成圖像。
[0012]根據(jù)本發(fā)明的第一方面，可以獲得與相關(guān)技術(shù)相同的性能，而不用使用具有高于必要的傳輸率的傳輸通路。此外，可以防止形成傳輸通路的信號(hào)線的數(shù)目的增加，并且即使當(dāng)連接至設(shè)備控制單元的設(shè)備發(fā)生改變時(shí)也不需要改變主控制單元的結(jié)構(gòu)。
[0013]根據(jù)本發(fā)明的第二方面，將傳輸數(shù)據(jù)的數(shù)目減少了與沒(méi)有指定的地址對(duì)應(yīng)的值，并且可以與用于將第一存儲(chǔ)單元中的數(shù)據(jù)寫(xiě)入至第二存儲(chǔ)單元的包分開(kāi)地傳輸包。
[0014]根據(jù)本發(fā)明的第三方面，可以減少?gòu)南蛑醒胩幚韱卧ㄖ袛嗟街袛嘁蛩氐淖x取之間CPU的空閑時(shí)間。
[0015]根據(jù)本發(fā)明的第四方面，即使當(dāng)包中沒(méi)有指定地址時(shí)，也可以防止將第一存儲(chǔ)單元中的數(shù)據(jù)復(fù)制到第二存儲(chǔ)單元的錯(cuò)誤地址。[0016]根據(jù)本發(fā)明的第五方面，中央處理單元可以改變數(shù)據(jù)讀取地址。
[0017]根據(jù)本發(fā)明的第六方面，中央處理單元可以改變數(shù)據(jù)寫(xiě)入地址。
[0018]根據(jù)本發(fā)明的第七方面，可以獲得與相關(guān)技術(shù)相同的性能，而不用使用具有高于必要的傳輸率的傳輸通路。此外，可以防止形成傳輸通路的信號(hào)線的數(shù)目的增加，并且即使當(dāng)連接至設(shè)備控制單元的設(shè)備發(fā)生改變時(shí)也不需要改變主控制單元的結(jié)構(gòu)。
【專利附圖】

【附圖說(shuō)明】
[0019]基于以下附圖，將對(duì)本發(fā)明的示例實(shí)施例進(jìn)行具體說(shuō)明，其中:
[0020]圖1是示出了根據(jù)第一示例實(shí)施例至第三示例實(shí)施例的圖像形成設(shè)備的結(jié)構(gòu)的示例的示圖。
[0021]圖2是示出了根據(jù)第一示例實(shí)施例的主控制單元的SerDes控制單元的結(jié)構(gòu)的示例的示圖；
[0022]圖3是示出了根據(jù)第一和第二示例實(shí)施例的設(shè)備控制單元的SerDes控制單元的結(jié)構(gòu)的示例的示圖；
[0023]圖4是根據(jù)第二示例實(shí)施例的主控制單元的SerDes控制單元的結(jié)構(gòu)的示例的示圖；
[0024]圖5是示出了中斷信號(hào)延遲電路的示圖；
[0025]圖6是示出了中斷信號(hào)的生成時(shí)間的示圖；
[0026]圖7是示出了中斷信號(hào)的生成的流程的流程圖；
[0027]圖8是示出了根據(jù)第三示例實(shí)施例的主控制單元的SerDes控制單元的結(jié)構(gòu)的示圖；
[0028]圖9是示出了根據(jù)第三示例實(shí)施例的設(shè)備控制單元的SerDes控制單元的結(jié)構(gòu)的示圖；
[0029]圖10是示出了當(dāng)方法(I)用于第三示例實(shí)施例時(shí)，主控制單元的地址計(jì)數(shù)器的重置時(shí)間的時(shí)間圖；
[0030]圖1lA和IlB是示出了當(dāng)方法(2)用于第三示例實(shí)施例時(shí)，主控制單元的地址計(jì)數(shù)器的重置時(shí)間的時(shí)間圖；
[0031]圖12A和12B是示出了當(dāng)方法(3)用于第三示例實(shí)施例時(shí)，主控制單元的地址計(jì)數(shù)器的重置時(shí)間的時(shí)間圖；
[0032]圖13A和13B是示出了當(dāng)方法(4)用于第三示例實(shí)施例時(shí)，主控制單元的地址計(jì)數(shù)器的重置時(shí)間的時(shí)間圖；
[0033]圖14A和14B是示出了當(dāng)方法(5)用于第三示例實(shí)施例時(shí)，主控制單元的地址計(jì)數(shù)器的重置時(shí)間的時(shí)間圖；
[0034]圖15A和15B是示出了當(dāng)方法(6)用于第三示例實(shí)施例時(shí)，主控制單元的地址計(jì)數(shù)器的重置時(shí)間的時(shí)間圖，并且圖15C是示出了存儲(chǔ)器大小的劃分的示例的示圖；
[0035]圖16是示出了主控制單元的SerDes控制單元的結(jié)構(gòu)的另一個(gè)示例的示圖；和
[0036]圖17A和17B是示出了根據(jù)相關(guān)技術(shù)的控制設(shè)備的結(jié)構(gòu)的示圖。
【具體實(shí)施方式】[0037]以下將參考附圖對(duì)本發(fā)明的示例實(shí)施例進(jìn)行說(shuō)明。[0038]第一示例實(shí)施例
[0039]圖1是示出了根據(jù)第一實(shí)施例的圖像形成設(shè)備10的結(jié)構(gòu)的示例的示圖。圖像形成設(shè)備10包括控制設(shè)備11和設(shè)備組16，控制設(shè)備11中主控制器12和設(shè)備控制器14通過(guò)串行總線40相互連接，設(shè)備組16包括連接至設(shè)備控制單元14的各種設(shè)備。串行總線40是全雙工傳輸通路，當(dāng)從主控制單元12看時(shí)該全雙工傳輸通路包括信號(hào)傳輸線Tx和信號(hào)接收線I?x。
[0040]包括在設(shè)備組16中的設(shè)備用于形成圖像并包括，例如，旋轉(zhuǎn)例如光電導(dǎo)體或顯影輥的電機(jī)、檢測(cè)紙張的傳感器、和檢測(cè)墨粉濃度的傳感器。在此示例實(shí)施例中，圖像形成設(shè)備10使用電子照相的方法來(lái)形成圖像。然而，圖像形成設(shè)備10可以使用噴墨的方法來(lái)形成圖像。
[0041]主控制單元12包括中央處理單元(CPU) 20、串化器和解串器控制單元22 (以下，稱為SerDes控制單元22)、和復(fù)制寄存器組24。
[0042]CPU20執(zhí)行存儲(chǔ)在非易失性存儲(chǔ)單元(未示出)中的程序以控制圖像形成設(shè)備10的整體操作。存儲(chǔ)由CPU執(zhí)行的程序的存儲(chǔ)單元可以是硬盤驅(qū)動(dòng)器(HDD)、軟盤、DVD盤、磁光盤、或通用串行總線(USB)存儲(chǔ)器(未示出)，或者該存儲(chǔ)單元可以是通過(guò)通信IF(未示出)連接的其他設(shè)備的存儲(chǔ)介質(zhì)。
[0043]CPU20通過(guò)CPU總線26連接至SerDes控制單元22。CPU總線26是包括多條信號(hào)線的并行總線。
[0044]當(dāng)接收從CPU20通過(guò)CPU總線26傳輸至設(shè)備控制單元14的信息(并行信號(hào))時(shí)，SerDes控制單元22對(duì)并行信號(hào)進(jìn)行分包，將各個(gè)包轉(zhuǎn)換為串行信號(hào)，并通過(guò)串行總線40將串行信號(hào)傳輸至設(shè)備控制單元14。此外，當(dāng)通過(guò)串行總線40從設(shè)備控制單元14接收串行包時(shí)，SerDes控制單元22將接收的包轉(zhuǎn)換為并行包，對(duì)并行包進(jìn)行解碼，并提取包括在該包中的數(shù)據(jù)。
[0045]復(fù)制寄存器組24是包括多個(gè)寄存器(存儲(chǔ)區(qū)域)的存儲(chǔ)器。將存儲(chǔ)在輸入/輸出控制寄存器組32的各個(gè)寄存器中的信息的內(nèi)容復(fù)制到復(fù)制寄存器組24，輸入/輸出控制寄存器組32包括于設(shè)備控制單元14中。術(shù)語(yǔ)“復(fù)制”意味著如下一系列處理:讀取存儲(chǔ)在輸入/輸出控制寄存器組32的寄存器中的數(shù)據(jù)、將讀取的數(shù)據(jù)通過(guò)串行總線40傳輸至主控制單元12、以及將數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24的各個(gè)寄存器。
[0046]設(shè)備控制單元14包括串化器和解串器控制單元30 (以下，稱為SerDes控制單元30)、輸入/輸出控制寄存器組32、和驅(qū)動(dòng)及接收電路34。
[0047]當(dāng)通過(guò)串行總線40從主控制單元12接收串行包時(shí)，SerDes控制單元30將接收的包轉(zhuǎn)換為并行包，對(duì)并行包進(jìn)行解碼，并提取包括在該包中的數(shù)據(jù)。此外，SerDes控制單元30對(duì)將要被傳輸至主控制單元12的信息(并行信號(hào))進(jìn)行分包，將各個(gè)包轉(zhuǎn)換為串行信號(hào)，并通過(guò)串行總線40將串行信號(hào)傳輸至主控制單元12。
[0048]輸入/輸出控制寄存器組32是包括多個(gè)寄存器(存儲(chǔ)區(qū)域)的存儲(chǔ)器。輸入/輸出控制寄存器組32中的多個(gè)寄存器包括輸入寄存器和輸出寄存器。將表示各個(gè)設(shè)備的狀態(tài)的數(shù)據(jù)寫(xiě)入至輸入寄存器。將從主控制單元12的CPU20傳輸?shù)挠糜诳刂聘鱾€(gè)設(shè)備的數(shù)據(jù)寫(xiě)入至輸出寄存器。此外，輸入/輸出控制寄存器組32包括寫(xiě)入表示中斷出現(xiàn)的數(shù)據(jù)的寄存器(以下，稱為“中斷寄存器”)和寫(xiě)入表示中斷因素的數(shù)據(jù)的寄存器(以下，稱為“中斷因素寄存器”)。
[0049]如上所述，將存儲(chǔ)在輸入/輸出控制寄存器組32的各個(gè)寄存器中的數(shù)據(jù)的內(nèi)容復(fù)制到主控制單元12的復(fù)制寄存器組24。在此示例實(shí)施例中，CPU20可以讀取復(fù)制到復(fù)制寄存器組24的數(shù)據(jù)并參考與寫(xiě)入至輸入/輸出控制寄存器組32的數(shù)據(jù)相同的數(shù)據(jù)。此外，在此示例實(shí)施例中，CPU20可以通過(guò)串行總線40讀取寫(xiě)入至輸入/輸出控制寄存器組32的數(shù)據(jù)并獲得該數(shù)據(jù)。在此示例實(shí)施例中，復(fù)制寄存器組24的存儲(chǔ)器大小與輸入/輸出控制寄存器組32的存儲(chǔ)器大小相等。當(dāng)從輸入/輸出控制寄存器組32復(fù)制數(shù)據(jù)到復(fù)制寄存器組24時(shí)，將從輸入/輸出控制寄存器組32讀取的數(shù)據(jù)寫(xiě)入至與輸入/輸出控制寄存器組32中存儲(chǔ)該數(shù)據(jù)的寄存器對(duì)應(yīng)的復(fù)制寄存器組24的寄存器。
[0050]驅(qū)動(dòng)及接收電路34連接至形成圖像形成設(shè)備10的設(shè)備組16的各個(gè)設(shè)備。當(dāng)將用于控制設(shè)備的數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32的輸出寄存器時(shí)，驅(qū)動(dòng)及接收電路34將與該數(shù)據(jù)對(duì)應(yīng)的驅(qū)動(dòng)信號(hào)輸出至與該輸出寄存器對(duì)應(yīng)的設(shè)備。根據(jù)該輸出的驅(qū)動(dòng)信號(hào)驅(qū)動(dòng)該設(shè)備。當(dāng)從連接的設(shè)備輸入了表示設(shè)備的狀態(tài)的信號(hào)時(shí)，將與該信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入至用于表示設(shè)備狀態(tài)的數(shù)據(jù)的輸入寄存器。例如，當(dāng)設(shè)備是傳感器時(shí)，表示狀態(tài)的數(shù)據(jù)可以是表示該傳感器的檢測(cè)結(jié)果的數(shù)據(jù)。當(dāng)設(shè)備是電機(jī)時(shí)，表示狀態(tài)的數(shù)據(jù)可以是表示該電機(jī)的旋轉(zhuǎn)狀態(tài)的數(shù)據(jù)。
[0051]控制圖像形成設(shè)備10的整體操作的CPU20根據(jù)寫(xiě)入至輸入寄存器的數(shù)據(jù)來(lái)檢查設(shè)備的狀態(tài)，并且將控制數(shù)據(jù)寫(xiě)入至輸出寄存器以控制各個(gè)設(shè)備的驅(qū)動(dòng)。
[0052]然而，在此示例實(shí)施例中，以等于或者小于系統(tǒng)計(jì)時(shí)器的周期將輸入/輸出控制寄存器組32中的數(shù)據(jù)復(fù)制到復(fù)制寄存器組24，將在下面對(duì)此進(jìn)行說(shuō)明。當(dāng)例如對(duì)設(shè)備的狀態(tài)進(jìn)行檢查時(shí)，CPU20可以例如通過(guò)僅讀取被復(fù)制到主控制單元12中提供的復(fù)制寄存器組24的數(shù)據(jù)來(lái)檢查設(shè)備的狀態(tài)，而不用通過(guò)串行總線40從輸入/輸出控制寄存器組32獲得數(shù)據(jù)。
[0053]圖2是示出了主控制單元12中的SerDes控制單元22的結(jié)構(gòu)的示例的示圖。SerDes控制單元22包括CPU總線接口 50、控制器52、包生成電路54、緩存器56、并行-串行轉(zhuǎn)換電路58、串行-并行轉(zhuǎn)換電路60、緩存器62、包解碼電路64和地址計(jì)數(shù)器66。
[0054]CPU總線接口 50用于通過(guò)CPU總線26與CPU20進(jìn)行通信?？刂破?2連接至SerDes控制單元22的各個(gè)元件并控制例如協(xié)議或各個(gè)元件的操作時(shí)間以控制SerDes控制單元22的整體操作。
[0055]包生成電路54生成包。緩存器56臨時(shí)存儲(chǔ)由包生成電路54生成的包。并行-串行轉(zhuǎn)換電路(串化器)58將臨時(shí)存儲(chǔ)在緩存器56中的并行包轉(zhuǎn)換為串行包,并將串行包通過(guò)串行總線40傳輸至設(shè)備控制單元14。
[0056]串行-并行轉(zhuǎn)換電路(解串器)60將通過(guò)串行總線40從設(shè)備控制單元14接收的串行包轉(zhuǎn)換為并行包。緩存器62臨時(shí)存儲(chǔ)由串行-并行轉(zhuǎn)換電路60轉(zhuǎn)換的并行包。包解碼電路64對(duì)臨時(shí)存儲(chǔ)在緩存器62中的并行包進(jìn)行解碼并提取包括在該包中的數(shù)據(jù)。
[0057]當(dāng)將已從輸入/輸出控制寄存器組32讀取并隨后進(jìn)行傳輸?shù)臄?shù)據(jù)寫(xiě)入至復(fù)制寄存器組24時(shí)，地址計(jì)數(shù)器66生成寫(xiě)入目的地地址并將寫(xiě)入目的地地址輸出至控制器52。通過(guò)從復(fù)制寄存器組24的初始地址順序地寫(xiě)入從輸入/輸出控制寄存器組32讀取并隨后進(jìn)行傳輸?shù)木哂蓄A(yù)定大小的數(shù)據(jù)來(lái)執(zhí)行對(duì)復(fù)制寄存器組24的數(shù)據(jù)復(fù)制。因此，每當(dāng)寫(xiě)入具有預(yù)定大小的數(shù)據(jù)，就輸出增加了與該大小對(duì)應(yīng)的值的地址。在對(duì)復(fù)制寄存器組24的所有數(shù)據(jù)的寫(xiě)入結(jié)束之后，在下一次寫(xiě)入操作開(kāi)始之前重置地址計(jì)數(shù)器66(將地址計(jì)數(shù)器66設(shè)置為初始地址的計(jì)數(shù)值)。
[0058]在控制器52中，提供了復(fù)制寄存器更新電路52a、讀取選擇電路52b、和寫(xiě)入選擇電路52c作為控制器52的功能。
[0059]復(fù)制寄存器更新電路52a將已從輸入/輸出控制寄存器組32的各個(gè)寄存器讀取并隨后進(jìn)行傳輸?shù)臄?shù)據(jù)寫(xiě)入至復(fù)制寄存器組24以更新復(fù)制寄存器組24的內(nèi)容。
[0060]當(dāng)從CPU20接收讀取寫(xiě)入至輸入/輸出控制寄存器組32的數(shù)據(jù)的請(qǐng)求時(shí)，讀取選擇電路52b基于讀取請(qǐng)求來(lái)選擇是讀取復(fù)制到復(fù)制寄存器組24的數(shù)據(jù)還是直接讀取寫(xiě)入至輸入/輸出控制寄存器組32的數(shù)據(jù)，執(zhí)行讀取處理，并將讀取的數(shù)據(jù)提供給CPU20。
[0061]當(dāng)從CPU20接收將數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32的請(qǐng)求時(shí)，寫(xiě)入選擇電路52c基于寫(xiě)入請(qǐng)求來(lái)選擇是只將數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32還是直接將數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32和復(fù)制寄存器組24 (未通過(guò)復(fù)制更新)兩者，并執(zhí)行寫(xiě)入處理。
[0062]圖3是示出了設(shè)備控制單元14中的SerDes控制單元30的結(jié)構(gòu)的示例的示圖。SerDes控制單元30包括控制器80、串行-并行轉(zhuǎn)換電路(解串器)82、緩存器84、包解碼電路86、包生成電路88、緩存器90、并行-串行轉(zhuǎn)換電路(串化器)92和地址計(jì)數(shù)器94。
[0063]控制器80連接至SerDes控制單元30的其他元件并控制例如協(xié)議或元件的操作時(shí)間，從而控制SerDes控制單元30的整體操作。
[0064]串行-并行轉(zhuǎn)換電路82將通過(guò)串行總線40從主控制單元12接收的串行包轉(zhuǎn)換為并行包。緩存器84臨時(shí)存儲(chǔ)由串行-并行轉(zhuǎn)換電路82轉(zhuǎn)換的并行包。包解碼電路86對(duì)臨時(shí)存儲(chǔ)在緩存器84中的并行包進(jìn)行解碼并提取包括在該包中的數(shù)據(jù)。
[0065]包生成電路88生成包。緩存器90臨時(shí)存儲(chǔ)由包生成電路88生成的包。并行-串行轉(zhuǎn)換電路92將臨時(shí)存儲(chǔ)在緩存器90中的并行包轉(zhuǎn)換為串行包，并將串行包通過(guò)串行總線40傳輸至主控制單元12。
[0066]當(dāng)從輸入/輸出控制寄存器組32讀取數(shù)據(jù)并隨后將該數(shù)據(jù)復(fù)制到復(fù)制寄存器組24時(shí)，地址計(jì)數(shù)器94生成數(shù)據(jù)讀取目的地地址，并將數(shù)據(jù)讀取目的地地址輸出至控制器80。通過(guò)從輸入/輸出控制寄存器組32讀取具有預(yù)定大小的數(shù)據(jù)并順序地將數(shù)據(jù)傳輸至主控制單元12來(lái)執(zhí)行數(shù)據(jù)至復(fù)制寄存器組24的復(fù)制。因此，每當(dāng)從輸入/輸出控制寄存器組32讀取具有預(yù)定大小的數(shù)據(jù)，就輸出增加了與該大小對(duì)應(yīng)的值的地址。當(dāng)從輸入/輸出控制寄存器組32讀取用于復(fù)制到復(fù)制寄存器組24的數(shù)據(jù)結(jié)束時(shí)或者當(dāng)數(shù)據(jù)的讀取開(kāi)始時(shí)，重置地址計(jì)數(shù)器94。
[0067]在控制器80中，提供了寄存器數(shù)據(jù)傳輸電路80a作為控制器80的功能之一。為了將輸入/輸出控制寄存器組32的各個(gè)寄存器中寫(xiě)入的數(shù)據(jù)復(fù)制到復(fù)制寄存器組24，寄存器數(shù)據(jù)傳輸電路80a從輸入/輸出控制寄存器組32讀取數(shù)據(jù)，將數(shù)據(jù)輸出至包生成電路88，并指示包生成電路88生成將要被寫(xiě)入至復(fù)制寄存器組24的包(以下，稱為復(fù)制包)。復(fù)制包由并行-串行轉(zhuǎn)換電路92轉(zhuǎn)換為串行包,并通過(guò)串行總線40傳輸至主控制單元12。
[0068]當(dāng)表示中斷出現(xiàn)的數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32的中斷寄存器時(shí)，控制器80指示包生成電路88生成用于通知中斷出現(xiàn)的中斷包。生成的中斷包由并行-串行轉(zhuǎn)換電路92轉(zhuǎn)換為串行包，并隨后傳輸至主控制單元12。主控制單元12的控制器52包括中斷信號(hào)生成電路(未示出)。當(dāng)接收到中斷包時(shí)，中斷信號(hào)生成電路生成中斷信號(hào)。當(dāng)接收到中斷信號(hào)時(shí)，CPU20判定中斷發(fā)生，從復(fù)制寄存器組24讀取表示中斷因素的數(shù)據(jù)，并執(zhí)行與中斷因素相應(yīng)的處理。
[0069]主控制單元12的CPU20基于系統(tǒng)計(jì)時(shí)器而操作。系統(tǒng)計(jì)時(shí)器以預(yù)定的時(shí)間間隔(周期)計(jì)算時(shí)間并且每一次計(jì)數(shù)就為CPU20生成計(jì)時(shí)器中斷?；谟商峁┰谥骺刂茊卧?2的基板上的計(jì)時(shí)器集成電路(IC)(未示出)供給的時(shí)鐘來(lái)執(zhí)行系統(tǒng)計(jì)時(shí)器(計(jì)時(shí)器的計(jì)時(shí))的更新。系統(tǒng)計(jì)時(shí)器是實(shí)時(shí)操作系統(tǒng)(OS)中的一種普遍已知的技術(shù)。因此，在此實(shí)施例中，將不重復(fù)對(duì)系統(tǒng)計(jì)時(shí)器的說(shuō)明。
[0070]計(jì)時(shí)器IC (未示出)也提供在設(shè)備控制單元14中，并且以與系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期相同的周期輸出時(shí)鐘。
[0071]通過(guò)諸如專用集成電路(ASIC)或現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)之類的硬件來(lái)形成SerDes控制單元22、復(fù)制寄存器組24、SerDes控制單元30、輸入/輸出控制寄存器組32、和驅(qū)動(dòng)及接收電路34中的各個(gè)。
[0072]接下來(lái)，將對(duì)根據(jù)此示例實(shí)施例的控制裝置11的操作進(jìn)行說(shuō)明。
[0073]輸入/輸出控制寄存器組32的更新
[0074]CPU20通過(guò)CPU總線26將寫(xiě)入用于控制設(shè)備的控制數(shù)據(jù)的請(qǐng)求輸出至SerDes控制單元22。寫(xiě)入請(qǐng)求指定了將要被寫(xiě)入的數(shù)據(jù)和輸入/輸出控制寄存器組32中的寄存器的地址(寫(xiě)入目的地)。當(dāng)通過(guò)CPU總線接口 50接收寫(xiě)入請(qǐng)求時(shí)，SerDes控制單元22的控制器52控制包生成電路54、緩存器56、和并行-串行轉(zhuǎn)換電路58使得對(duì)從CPU20接收的寫(xiě)入請(qǐng)求進(jìn)行分包和傳輸。
[0075]設(shè)備控制單元14的控制器80控制串行-并行轉(zhuǎn)換電路82、緩存器84、和包解碼電路86使得對(duì)寫(xiě)入請(qǐng)求的包進(jìn)行解碼并且提取寫(xiě)入請(qǐng)求。
[0076]控制器80將用于控制設(shè)備的控制數(shù)據(jù)寫(xiě)入至寄存器，該設(shè)備對(duì)應(yīng)輸入/輸出控制寄存器組32中的多個(gè)寄存器當(dāng)中的具有由已解碼的寫(xiě)入請(qǐng)求指定的地址的寄存器(輸出寄存器)。以這種方式，根據(jù)寫(xiě)入的控制數(shù)據(jù)驅(qū)動(dòng)設(shè)備。
[0077]當(dāng)從設(shè)備輸入表示連接設(shè)備的狀態(tài)的信號(hào)時(shí)，驅(qū)動(dòng)及接收電路34將與信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入至用于表示設(shè)備狀態(tài)的數(shù)據(jù)的輸入寄存器。
[0078]在此示例實(shí)施例中，設(shè)備控制單元14提供有中斷電路(未示出)。當(dāng)中斷電路檢測(cè)到中斷(例如，設(shè)備操作中的錯(cuò)誤)時(shí)，提供在設(shè)備控制單元14的SerDes控制單元30中的控制器80將表示中斷出現(xiàn)的數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32的中斷寄存器，并將針對(duì)中斷因素的數(shù)據(jù)寫(xiě)入至中斷因素寄存器。此外，控制器80指示包生成電路88生成中斷包，指示并行-串行轉(zhuǎn)換電路92將中斷包轉(zhuǎn)換為串行包，并將串行包傳輸至主控制單元12。
[0079]到復(fù)制寄存器組24的復(fù)制
[0080]根據(jù)此示例實(shí)施例的控制裝置11執(zhí)行以下復(fù)制處理:以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期讀取存儲(chǔ)在輸入/輸出控制寄存器組32中的所有數(shù)據(jù)，通過(guò)串行總線40傳輸讀取數(shù)據(jù)，并將讀取數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24。例如，當(dāng)系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期是Ims時(shí),復(fù)制周期等于或者小于1ms。在此示例實(shí)施例中，從初始地址順序地讀取存儲(chǔ)在輸入/輸出控制寄存器組32中的數(shù)據(jù)，由讀取數(shù)據(jù)生成多個(gè)包而不指定復(fù)制目的地地址并隨后傳輸多個(gè)包，并且從復(fù)制寄存器組24的初始地址以多個(gè)包的傳輸順序?qū)懭霐?shù)據(jù)。
[0081]接下來(lái)，將對(duì)復(fù)制處理進(jìn)行詳細(xì)說(shuō)明。
[0082]當(dāng)從設(shè)備控制單元14中提供的計(jì)時(shí)器IC輸出時(shí)鐘時(shí)，設(shè)備控制單元14的SerDes控制單元30中的控制器80開(kāi)始讀取處理，以用于將數(shù)據(jù)從輸入/輸出控制寄存器組32復(fù)制到復(fù)制寄存器組24。在此示例實(shí)施例中，輸出計(jì)時(shí)器IC的時(shí)鐘的時(shí)刻是讀取開(kāi)始時(shí)間。然而，這只是一個(gè)說(shuō)明性示例，讀取開(kāi)始時(shí)間并不限于此。
[0083]具體地，控制器80的寄存器數(shù)據(jù)傳輸電路80a根據(jù)地址計(jì)數(shù)器94輸出的地址來(lái)順序地從輸入/輸出控制寄存器組32的初始地址讀取具有預(yù)定大小(例如，幾個(gè)詞)的數(shù)據(jù)，并順序地將讀取數(shù)據(jù)輸入至包生成電路88。地址計(jì)數(shù)器94的初始值是輸入/輸出控制寄存器組32的初始地址。每當(dāng)寄存器數(shù)據(jù)傳輸電路80a讀取數(shù)據(jù)，地址計(jì)數(shù)器94就將計(jì)數(shù)增加與讀取大小對(duì)應(yīng)的值。寄存器數(shù)據(jù)傳輸電路80a重復(fù)從由地址計(jì)數(shù)器94的計(jì)數(shù)值表示的地址讀取與讀取大小對(duì)應(yīng)的數(shù)據(jù)并將讀取數(shù)據(jù)輸入至包生成電路88的處理，直到從輸入/輸出控制寄存器組32讀取了所有數(shù)據(jù)。
[0084]每當(dāng)輸入將要被復(fù)制的數(shù)據(jù)，包生成電路88生成用于將數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24的復(fù)制命令包(以下，稱為復(fù)制包)并將復(fù)制包存儲(chǔ)在緩存器90中。復(fù)制包不包括關(guān)于復(fù)制目的地(寫(xiě)入目的地)地址的信息。以這種方式，減少了傳輸數(shù)據(jù)的量。
[0085]并行-串行轉(zhuǎn)換電路92將存儲(chǔ)在緩存器90中的復(fù)制包轉(zhuǎn)換為串行信號(hào)并在寄存器數(shù)據(jù)傳輸電路80a的控制下將串行信號(hào)輸出至串行總線40的信號(hào)線Rx。以這種方式，由存儲(chǔ)在輸入/輸出控制寄存器組32中的所有數(shù)據(jù)生成了多個(gè)復(fù)制包，并且隨后將多個(gè)復(fù)制包傳輸至主控制單元12。
[0086]由串行-并行轉(zhuǎn)換電路60將傳輸至主控制單元12的數(shù)據(jù)包轉(zhuǎn)換為并行包并將并行包存儲(chǔ)在緩存器62中。包解碼電路64對(duì)存儲(chǔ)在緩存器62中的復(fù)制包進(jìn)行解碼并提取將要被復(fù)制的數(shù)據(jù)。
[0087]復(fù)制寄存器更新電路52a將由包解碼電路64解碼的數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24中的這樣的寄存器，該寄存器由從地址計(jì)數(shù)器66輸出的地址表示。由一個(gè)復(fù)制包寫(xiě)入的數(shù)據(jù)的大小等于當(dāng)從輸入/輸出控制寄存器組32讀取數(shù)據(jù)時(shí)的讀取大小。地址計(jì)數(shù)器66的初始值是復(fù)制寄存器組24的初始地址。每當(dāng)復(fù)制寄存器更新電路52a寫(xiě)入針對(duì)復(fù)制包的數(shù)據(jù)，地址計(jì)數(shù)器66就將計(jì)數(shù)增加與讀取大小對(duì)應(yīng)的值。復(fù)制寄存器更新電路52a重復(fù)地執(zhí)行將數(shù)據(jù)寫(xiě)入至地址計(jì)數(shù)器66的計(jì)數(shù)值表示的地址的處理，直到寫(xiě)入了已從輸入/輸出控制寄存器組32讀取并傳輸?shù)乃袛?shù)據(jù)。
[0088]這樣，重復(fù)地執(zhí)行從輸入/輸出控制寄存器組32的初始地址順序地讀取具有相同大小的數(shù)據(jù)并且順序地將數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24的處理。最后，所有的數(shù)據(jù)都被復(fù)制到了復(fù)制寄存器組24。因此，即使當(dāng)復(fù)制包沒(méi)有指定復(fù)制目的地(寫(xiě)入目的地)地址時(shí)，也可以毫無(wú)問(wèn)題地執(zhí)行復(fù)制處理。以這種方式，簡(jiǎn)化了復(fù)制處理。
[0089]在此示例實(shí)施例中，如上所示，寄存器數(shù)據(jù)傳輸電路80a和復(fù)制寄存器更新電路52a配置為使得以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期將所有數(shù)據(jù)復(fù)制到復(fù)制寄存器組24。即，從所有數(shù)據(jù)的復(fù)制的開(kāi)始到結(jié)束的時(shí)間是一個(gè)等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期。復(fù)制的開(kāi)始意味著開(kāi)始從輸入/輸出控制寄存器組32讀取將要被復(fù)制的數(shù)據(jù)的時(shí)刻，復(fù)制的結(jié)束意味著所有數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24結(jié)束的時(shí)刻。因此，當(dāng)在給定的計(jì)時(shí)周期期間更新輸入/輸出控制寄存器組32中的數(shù)據(jù)時(shí)，最遲在下一個(gè)計(jì)時(shí)周期將更新的數(shù)據(jù)復(fù)制到復(fù)制寄存器組24。CPU20參考復(fù)制到復(fù)制寄存器組24的數(shù)據(jù)，以參考以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期進(jìn)行更新的數(shù)據(jù)。復(fù)制周期是預(yù)先設(shè)置的。
[0090]以等于或者大于預(yù)定時(shí)間的間隔逐一地傳輸由輸入/輸出控制寄存器組32中的數(shù)據(jù)生成的多個(gè)復(fù)制包(然而，使得從復(fù)制的開(kāi)始到結(jié)束的時(shí)間等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期)。因此，即使當(dāng)復(fù)制包傳輸處理中出現(xiàn)中斷時(shí)，也可在從復(fù)制包的傳輸?shù)较乱粋€(gè)復(fù)制包的傳輸?shù)钠陂g內(nèi)將中斷包傳輸至主控制單元12。當(dāng)不傳輸中斷包時(shí)，可以以較短的間隔傳輸復(fù)制包(即，傳輸間隔比發(fā)布中斷包時(shí)的間隔更短)。
[0091]CPU20進(jìn)行的數(shù)據(jù)讀取
[0092]當(dāng)參考寫(xiě)入至輸入/輸出控制寄存器組32的數(shù)據(jù)時(shí)，CPU20不直接從輸入/輸出控制寄存器組32獲得數(shù)據(jù)，而從復(fù)制寄存器組24讀取數(shù)據(jù)。因此，可參考寫(xiě)入至輸入/輸出控制寄存器組32的數(shù)據(jù)。
[0093]因此，當(dāng)讀取數(shù)據(jù)時(shí)，CPU20將指定復(fù)制寄存器組24的地址的讀取請(qǐng)求輸出至SerDes控制單元22。當(dāng)通過(guò)CPU總線接50從CPU20獲得讀取復(fù)制寄存器組24中的數(shù)據(jù)的請(qǐng)求時(shí)，SerDes控制單元22的控制器52中的讀取選擇電路52b讀取復(fù)制到復(fù)制寄存器組24的數(shù)據(jù)(具有由讀取請(qǐng)求指定的地址的數(shù)據(jù))并將數(shù)據(jù)供給CPU20。不發(fā)布讀取請(qǐng)求包至輸入/輸出控制寄存器組32。
[0094]與根據(jù)相關(guān)技術(shù)的控制裝置的比較
[0095]接下來(lái)，將通過(guò)與根據(jù)圖17A和圖17B所示的相關(guān)技術(shù)的控制裝置的結(jié)構(gòu)的示例進(jìn)行比較來(lái)對(duì)根據(jù)此示例實(shí)施例的控制裝置11進(jìn)行說(shuō)明。
[0096]如圖17A所示，在根據(jù)相關(guān)技術(shù)的控制裝置中，在主控制單元中提供輸入/輸出控制寄存器組。由并行信號(hào)線將主控制單元的輸入/輸出控制寄存器組連接至設(shè)備控制單元的驅(qū)動(dòng)及接收電路。用于控制例如電機(jī)或開(kāi)關(guān)的驅(qū)動(dòng)的數(shù)據(jù)通過(guò)并行信號(hào)線從輸入/輸出控制寄存器組輸出至驅(qū)動(dòng)及接收電路，并且諸如傳感器的檢測(cè)結(jié)果之類的表示設(shè)備的狀態(tài)的數(shù)據(jù)通過(guò)并行信號(hào)線從驅(qū)動(dòng)及接收電路輸入至輸入/輸出控制寄存器組。即，必須用與設(shè)備的數(shù)目成正比的并行信號(hào)線連接主控制單元和設(shè)備控制單元。然而，由于諸如主控制單元的基板的安裝空間之類的問(wèn)題很難布置眾多的并行信號(hào)線。
[0097]如圖17B所示，考慮下面的結(jié)構(gòu):在主控制單元和設(shè)備控制單元的每一個(gè)中提供串行I/O接口(S10 IF);由多條串行信號(hào)線將主控制單元和設(shè)備控制單元互相連接；將多條并行信號(hào)線分成若干組；布置串行信號(hào)線使得一條串行信號(hào)線對(duì)應(yīng)一組；將同一組中的多個(gè)并行信號(hào)轉(zhuǎn)換為串行信號(hào)；通過(guò)對(duì)應(yīng)的串行信號(hào)線傳輸及接收串行信號(hào)。根據(jù)該結(jié)構(gòu)，可減少連接主控制單元和設(shè)備控制單元的信號(hào)線的數(shù)目。然而，當(dāng)由于例如，連接至驅(qū)動(dòng)及接收電路的設(shè)備的數(shù)目增加而使設(shè)備發(fā)生改變時(shí)，串行信號(hào)線的數(shù)目增加。這樣，當(dāng)設(shè)備的數(shù)目增加時(shí)，必須重新設(shè)置分組。在這種情況下，必須重新制造設(shè)備控制單元和主控制單元兩者。
[0098]相反，在根據(jù)此示例實(shí)施例的控制裝置11中，由通用串行總線40將主控制單元12和設(shè)備控制單元14互相連接，并且將輸入/輸出控制寄存器組32提供在設(shè)備控制單元14中。因此，可減少用于連接主控制單元12和設(shè)備控制單元14的信號(hào)線的數(shù)目，并減小了主控制單元12或設(shè)備控制單元14的基板的面積，從而導(dǎo)致成本的降低。此外，即使當(dāng)功能發(fā)生改變(例如，設(shè)備組16中的設(shè)備的數(shù)目增加或減少)時(shí)，用于連接主控制單元12和設(shè)備控制單元14的信號(hào)線的數(shù)目也不存在變化。因?yàn)橹骺刂茊卧?2的結(jié)構(gòu)不取決于設(shè)備的增加數(shù)目，所以不需要重新制造主控制單元12。
[0099]在此示例實(shí)施例中，因?yàn)槭褂昧舜锌偩€40，所以不同于并行總線，在遠(yuǎn)程連接期間不會(huì)發(fā)生信號(hào)質(zhì)量的惡化(例如，時(shí)滯或偏離)。
[0100]因?yàn)榇锌偩€40是具有例如數(shù)百M(fèi)bps傳輸率的通用串行傳輸通路，所以由便宜的裝置(ASIC或FPGA)就實(shí)現(xiàn)了作為傳輸通路的接口的SerDes控制單元22或SerDes控制單元30。此外，因?yàn)橥ㄟ^(guò)包來(lái)執(zhí)行通信，所以容易檢查錯(cuò)誤并且提高傳輸通路的可靠性。
[0101]在其中輸入/輸出控制寄存器組32提供在設(shè)備控制單元14中，并且持續(xù)地從輸入/輸出控制寄存器組32讀取數(shù)據(jù)的結(jié)構(gòu)中，當(dāng)讀取數(shù)據(jù)時(shí)會(huì)發(fā)生延遲。即，從通過(guò)串行總線40向輸入/輸出控制寄存器組32的讀取請(qǐng)求的傳輸?shù)阶x取數(shù)據(jù)至CPU20的傳輸需要較長(zhǎng)的時(shí)間。然而，在此示例實(shí)施例中，因?yàn)閺?fù)制寄存器組24提供在主控制單元12中而且將輸入/輸出控制寄存器組32中的數(shù)據(jù)復(fù)制到復(fù)制寄存器組24，所以CPU20可以讀取復(fù)制到復(fù)制寄存器組24的數(shù)據(jù)而不用使用串行總線40，從而獲得存儲(chǔ)在輸入/輸出控制寄存器組32中的數(shù)據(jù)。
[0102]因此，當(dāng)讀取數(shù)據(jù)時(shí)不會(huì)發(fā)生延遲并且保證了與相關(guān)技術(shù)中相同的讀取性能，而不用使用具有高于必要傳輸率的傳輸率的傳輸通路。此外，對(duì)于寫(xiě)入，當(dāng)從CPU20輸出寫(xiě)入請(qǐng)求至SerDes控制單元22時(shí)，SerDes控制單元22生成包，并且設(shè)備控制單元14執(zhí)行寫(xiě)入操作。因此，CPU20不等候?qū)懭胩幚怼?br> [0103]直接讀取操作
[0104]在上述示例中，CPU20從復(fù)制寄存器組24讀取復(fù)制數(shù)據(jù)，但本發(fā)明不限于此。當(dāng)CPU20輸出直接從輸入/輸出控制寄存器組32讀取數(shù)據(jù)的請(qǐng)求時(shí)，讀取選擇電路52b的功能使得能夠從輸入/輸出控制寄存器組32讀取數(shù)據(jù)并將數(shù)據(jù)傳輸至CPU20。
[0105]如示例實(shí)施例中所述，當(dāng)接收從復(fù)制寄存器組24讀取數(shù)據(jù)的普通讀取請(qǐng)求時(shí)，讀取選擇電路52b從復(fù)制寄存器組24中具有指定地址的寄存器讀取數(shù)據(jù)并將讀取數(shù)據(jù)供給CPU20。另一方面，當(dāng)接收到直接從輸入/輸出控制寄存器組32讀取數(shù)據(jù)的讀取請(qǐng)求時(shí)，讀取選擇電路52b不從復(fù)制寄存器組24讀取數(shù)據(jù)，而執(zhí)行從輸入/輸出控制寄存器組32讀取數(shù)據(jù)的讀取處理(直接讀取處理)。
[0106]具體地，讀取選擇電路52b使用包生成電路54對(duì)指定輸入/輸出控制寄存器組32的地址的讀取請(qǐng)求進(jìn)行分包，將讀取請(qǐng)求包存儲(chǔ)在緩存器56中，使用并行-串行轉(zhuǎn)換電路58將存儲(chǔ)在緩存器56中的讀取請(qǐng)求包轉(zhuǎn)換為串行信號(hào)包，并將串行信號(hào)包輸出至串行總線40的信號(hào)線Tx。
[0107]在設(shè)備控制單元14的SerDes控制單元30中，當(dāng)接收到讀取請(qǐng)求包時(shí)，串行_并行轉(zhuǎn)換電路82將接收的讀取請(qǐng)求包轉(zhuǎn)換為并行包。將并行包存儲(chǔ)在緩存器84中，并且包解碼電路86對(duì)存儲(chǔ)在緩存器84中的讀取請(qǐng)求包進(jìn)行解碼以提取讀取請(qǐng)求中的數(shù)據(jù)?？刂破?0基于讀取請(qǐng)求從輸入/輸出控制寄存器組32中的具有由讀取請(qǐng)求指定的地址的寄存器讀取數(shù)據(jù)。包生成電路88對(duì)讀取數(shù)據(jù)進(jìn)行分包并將讀取數(shù)據(jù)包存儲(chǔ)在緩存器90中。并行-串行轉(zhuǎn)換電路92將存儲(chǔ)在緩存器90中的包轉(zhuǎn)換為串行信號(hào)，并將串行信號(hào)輸出至信號(hào)線Rx。
[0108]當(dāng)接收從設(shè)備控制單元14傳輸?shù)淖x取數(shù)據(jù)包時(shí)，主控制單元12的讀取選擇電路52b使用串行-并行轉(zhuǎn)換電路60將數(shù)據(jù)包轉(zhuǎn)換為并行包，使用包解碼電路64對(duì)數(shù)據(jù)包進(jìn)行解碼以提取數(shù)據(jù)，通過(guò)CPU總線接50將數(shù)據(jù)傳輸至CPU總線26，并將數(shù)據(jù)供給CPU20。
[0109]當(dāng)直接讀取處理以這種方式可用時(shí)，CPU20能夠響應(yīng)這樣的情況，其中CPU20希望直接參考輸入/輸出控制寄存器組32的數(shù)據(jù)。直接寫(xiě)入處理
[0110]在上述示例中，當(dāng)從CPU20輸出寫(xiě)入請(qǐng)求時(shí)，將數(shù)據(jù)僅寫(xiě)入至輸入/輸出控制寄存器組32。然而，本發(fā)明不限于于此。例如，當(dāng)CPU20輸出將數(shù)據(jù)除寫(xiě)入至輸入/輸出控制寄存器組32之外還直接寫(xiě)入復(fù)制寄存器組24的寫(xiě)入請(qǐng)求時(shí)，寫(xiě)入選擇電路52c的功能使得能夠執(zhí)行將數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24的指定地址的處理(直接寫(xiě)入處理)。
[0111]具體地，與上述示例相似，寫(xiě)入選擇電路52c生成寫(xiě)入請(qǐng)求包，將寫(xiě)入請(qǐng)求包轉(zhuǎn)換為串行寫(xiě)入請(qǐng)求包，通過(guò)串行總線40將寫(xiě)入請(qǐng)求包傳輸至設(shè)備控制單元14，并將指定的數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32的寄存器當(dāng)中的具有由寫(xiě)入請(qǐng)求指定的地址的寄存器。
[0112]寫(xiě)入選擇電路52c將從CPU20接收的寫(xiě)入請(qǐng)求所指定的數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24的寄存器，該寄存器與輸入/輸出控制寄存器組32中的已寫(xiě)入數(shù)據(jù)的寄存器對(duì)應(yīng)。
[0113]這樣，寫(xiě)入選擇電路52c根據(jù)從CPU20接收的寫(xiě)入請(qǐng)求是將數(shù)據(jù)僅寫(xiě)入至輸入/輸出控制寄存器組32的寫(xiě)入請(qǐng)求還是將數(shù)據(jù)寫(xiě)入至輸入/輸出控制寄存器組32和復(fù)制寄存器組24兩者的寫(xiě)入請(qǐng)求來(lái)選擇處理的內(nèi)容，并且執(zhí)行處理。
[0114]當(dāng)執(zhí)行直接寫(xiě)入處理時(shí)，在恰在執(zhí)行直接寫(xiě)入處理之后的復(fù)制周期中執(zhí)行的復(fù)制處理中對(duì)已被直接寫(xiě)入了數(shù)據(jù)的復(fù)制寄存器組24的數(shù)據(jù)寫(xiě)入進(jìn)行屏蔽(阻止)。
[0115]其他
[0116]在此示例實(shí)施例中，提供了一個(gè)設(shè)備控制單元14。然而，可以提供多個(gè)設(shè)備控制單元14。可以通過(guò)串行總線14將多個(gè)設(shè)備控制單元14的每一個(gè)連接至主控制單元12，并且可以以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期將數(shù)據(jù)從輸入/輸出控制寄存器組32復(fù)制到復(fù)制寄存器組24，如上所述。
[0117]雖然以上并未說(shuō)明，然而，在包的傳輸和接收中，當(dāng)正常地接收包時(shí)，將表示已正常接收包的應(yīng)答包(ACK)傳輸至對(duì)方設(shè)備。當(dāng)發(fā)生接收錯(cuò)誤時(shí)，將表示接收錯(cuò)誤的應(yīng)答包(NACK)傳輸至對(duì)方設(shè)備。以這種方式，將表示是已完成處理還是已發(fā)生錯(cuò)誤的通知傳輸至對(duì)方設(shè)備。當(dāng)接收到應(yīng)答包NACK時(shí)，重新傳輸包。
[0118]例如，當(dāng)從設(shè)備控制單元14接收復(fù)制包時(shí)，控制器52執(zhí)行錯(cuò)誤檢查，比如CRC校驗(yàn)。當(dāng)檢測(cè)到正常接收到包時(shí)，控制器52返回應(yīng)答包ACK并從復(fù)制寄存器組24的初始地址順序地寫(xiě)入數(shù)據(jù)。當(dāng)在接收的復(fù)制包的錯(cuò)誤檢查中檢測(cè)到錯(cuò)誤時(shí)，控制器52返回應(yīng)答包NACK。
[0119]例如，當(dāng)從主控制單元12將寫(xiě)入數(shù)據(jù)至輸入/輸出控制寄存器組32的請(qǐng)求包傳輸至設(shè)備控制單元14時(shí)，類似地，控制器80執(zhí)行CRC校驗(yàn)。當(dāng)檢測(cè)到正常接收到包時(shí)，控制器80將數(shù)據(jù)寫(xiě)入至指定的地址并傳輸應(yīng)答包ACK。
[0120]當(dāng)從主控制單元12將從輸入/輸出控制寄存器組32讀取數(shù)據(jù)的請(qǐng)求包傳輸至設(shè)備控制單元14時(shí)，類似地，控制器80執(zhí)行CRC校驗(yàn)。當(dāng)檢測(cè)到正常接收包時(shí)，控制器80從指定的地址讀取數(shù)據(jù)，對(duì)讀取數(shù)據(jù)進(jìn)行分包，并傳輸讀取的數(shù)據(jù)包。當(dāng)檢測(cè)到錯(cuò)誤時(shí)，控制器80返回應(yīng)答包NACK。在這些處理中，不執(zhí)行CRC校驗(yàn)，只針對(duì)應(yīng)答包ACK/NACK執(zhí)行奇偶校驗(yàn)。
[0121]因?yàn)樯鲜鐾ㄐ趴刂剖峭ǔＪ褂玫募夹g(shù)，因此將不重復(fù)對(duì)其的詳細(xì)說(shuō)明。
[0122]在此示例實(shí)施例中，以各個(gè)預(yù)定的復(fù)制周期傳輸多個(gè)復(fù)制包并且返回應(yīng)答包ACK。因此，周期性通信使得能夠檢查串行總線40中的線路斷開(kāi)錯(cuò)誤。例如，當(dāng)在預(yù)定的時(shí)間內(nèi)沒(méi)有傳輸和接收包時(shí)，則可判定在串行總線40中發(fā)生了線路斷開(kāi)錯(cuò)誤。
[0123]在此示例實(shí)施例中，復(fù)制寄存器更新電路52a、讀取選擇電路52b、和寫(xiě)入選擇電路52c描述為控制器52的功能，但本發(fā)明不限于此。例如，可以與控制器52分開(kāi)地形成復(fù)制寄存器更新電路52a、讀取選擇電路52b、和寫(xiě)入選擇電路52c，并且控制器52可以控制各個(gè)電路以實(shí)現(xiàn)各個(gè)功能。
[0124]在此示例實(shí)施例中，從設(shè)備控制單元14將未指定寫(xiě)入目的地地址的多個(gè)復(fù)制包傳輸至主控制單元12并且將數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24。然而，可生成具有指定的地址的復(fù)制包并進(jìn)行傳輸。在這種情況下，將數(shù)據(jù)寫(xiě)入至指定的地址。
[0125]第二示例實(shí)施例
[0126]如以上在第一示例實(shí)施例中所述，當(dāng)在設(shè)備控制單元14中發(fā)生中斷時(shí)，生成中斷包并將中斷包傳輸至主控制單元12。由SerDes控制單元22對(duì)中斷包進(jìn)行解碼，而且將中斷包作為中斷信號(hào)傳輸至CPU20。當(dāng)接收到中斷信號(hào)時(shí)，CPU20從復(fù)制寄存器組24讀取針對(duì)中斷因素的數(shù)據(jù)，并執(zhí)行與針對(duì)中斷因素的讀取數(shù)據(jù)對(duì)應(yīng)的處理。然而，在復(fù)制寄存器組24中，沒(méi)有單獨(dú)地指定地址，而是以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期從第一數(shù)據(jù)項(xiàng)順序地更新(復(fù)制)數(shù)據(jù)(即，不管理地址)。因此，當(dāng)正在將數(shù)據(jù)復(fù)制到復(fù)制寄存器組24而接收到中斷信號(hào)時(shí)，為了可靠地獲得最新更新的中斷因素，需要在下一個(gè)周期中復(fù)制結(jié)束之后讀取針對(duì)中斷因素的數(shù)據(jù)。即，在接收到中斷信號(hào)之后直到下一個(gè)周期中的復(fù)制結(jié)束，CPU20處于空閑狀態(tài)(等候操作)。當(dāng)CPU20的空閑狀態(tài)較長(zhǎng)時(shí)，降低了設(shè)備的整體性倉(cāng)泛。
[0127]在第二示例實(shí)施例中，SerDes控制單元22包括中斷信號(hào)延遲電路68，其延遲中斷信號(hào)并將延遲的中斷信號(hào)輸出至CPU20。
[0128]圖4是示出根據(jù)第二示例實(shí)施例的主控制單元12的SerDes控制單元22的結(jié)構(gòu)的示圖。根據(jù)第二示例實(shí)施例的SerDes控制單元22包括中斷信號(hào)延遲電路68，而不是第一示例實(shí)施例中所述的中斷信號(hào)生成電路(未示出)。在控制器52的控制下操作中斷信號(hào)延遲電路68。除了中斷信號(hào)延遲電路68，第二示例實(shí)施例與第一示例實(shí)施例的結(jié)構(gòu)相似，將不重復(fù)對(duì)其的說(shuō)明。此外，設(shè)備控制單元14具有與第一示例實(shí)施例中設(shè)備控制單元14相同的結(jié)構(gòu)，因此將不重復(fù)對(duì)其的說(shuō)明。
[0129]在第二示例實(shí)施例中，在控制器52中提供存儲(chǔ)中斷標(biāo)志的存儲(chǔ)區(qū)域。當(dāng)從設(shè)備控制單元14接收到中斷包時(shí)，控制器52將中斷標(biāo)志設(shè)置為I。當(dāng)CPU20的中斷處理結(jié)束時(shí)或者當(dāng)從復(fù)制寄存器組24讀取到針對(duì)中斷因素的數(shù)據(jù)時(shí)，由控制器52將中斷標(biāo)志設(shè)置為O。
[0130]在第二示例實(shí)施例中，還在控制器52中提供存儲(chǔ)開(kāi)始標(biāo)志的存儲(chǔ)區(qū)域和存儲(chǔ)結(jié)束標(biāo)志的存儲(chǔ)區(qū)域。接收到中斷包之后，控制器52接收第一數(shù)據(jù)項(xiàng)的復(fù)制包。當(dāng)至復(fù)制寄存器組24的數(shù)據(jù)的寫(xiě)入開(kāi)始時(shí)，控制器52將開(kāi)始標(biāo)志設(shè)置為I。開(kāi)始標(biāo)志設(shè)置為I之后當(dāng)至復(fù)制寄存器組24的所有數(shù)據(jù)的寫(xiě)入結(jié)束時(shí)，控制器52將結(jié)束標(biāo)志設(shè)置為I。例如，控制器52可以參考地址計(jì)數(shù)器66檢查寫(xiě)入的開(kāi)始和結(jié)束。此外，距離結(jié)束標(biāo)志設(shè)置為I的預(yù)定時(shí)間段逝去之后，控制器52將開(kāi)始標(biāo)志和結(jié)束標(biāo)志設(shè)置為O直到下一個(gè)復(fù)制周期到達(dá)。
[0131]圖5是示出了中斷信號(hào)延遲電路68的結(jié)構(gòu)的示圖。中斷信號(hào)延遲電路68包括兩個(gè)與門電路68a和68b。將中斷標(biāo)志的值輸入至與門電路68a的兩個(gè)輸入端之一。將與門電路68a的另一個(gè)輸入端連接至與門電路68b的輸出端。將開(kāi)始標(biāo)志的值輸入至與門電路68b的一個(gè)輸入端并將結(jié)束標(biāo)志的值輸入至與門電路68b的另一個(gè)輸入端。
[0132]當(dāng)開(kāi)始標(biāo)志的值和結(jié)束標(biāo)志的值設(shè)置為I時(shí)，與門電路68b的輸出為I。當(dāng)兩個(gè)輸入端的至少之一是O時(shí)，輸出為O。當(dāng)中斷標(biāo)志的值設(shè)置為I并且與門電路68b的輸出為I時(shí)，從與門電路68a的輸出端輸出中斷信號(hào)。即，僅通過(guò)中斷包的接收不能將中斷信號(hào)輸出至CPU20。中斷標(biāo)志設(shè)置為I之后，開(kāi)始標(biāo)志設(shè)置為I并隨后結(jié)束標(biāo)志設(shè)置為I。隨后，輸出中斷信號(hào)。
[0133]當(dāng)從與門電路68a生成中斷信號(hào)時(shí)，通過(guò)CPU總線接口 50將中斷信號(hào)輸出至CPU總線26，并隨后將中斷信號(hào)傳輸至CPU20。
[0134]接下來(lái)，將參考圖6和圖7對(duì)根據(jù)第二示例實(shí)施例的中斷處理的流程進(jìn)行說(shuō)明。
[0135]圖6是示出了中斷信號(hào)的生成時(shí)間的示圖。圖7是示出了中斷信號(hào)的生成的流程的流程圖。然而，圖7并未示出通過(guò)軟件的中斷信號(hào)的生成。如圖5所示，由中斷信號(hào)延遲電路68和控制器52 (硬件)生成中斷信號(hào)。
[0136]在圖7的步驟100中，處理等候直到中斷標(biāo)志設(shè)置為I (見(jiàn)圖6的(I))。當(dāng)中斷標(biāo)志設(shè)置為I時(shí)，在步驟102中處理等候直到開(kāi)始標(biāo)志設(shè)置為1(見(jiàn)圖6的(2))。當(dāng)開(kāi)始標(biāo)志設(shè)置為I時(shí)，在步驟104中處理等候直到結(jié)束標(biāo)志設(shè)置為I (見(jiàn)圖6的(3))。
[0137]當(dāng)步驟104中結(jié)束標(biāo)志設(shè)置為I時(shí)，在步驟106中中斷信號(hào)延遲電路68生成中斷信號(hào)(見(jiàn)圖6的⑷)。
[0138]在步驟108中，接收中斷信號(hào)的CPU20從復(fù)制寄存器組24的中斷因素寄存器讀取針對(duì)中斷因素的數(shù)據(jù)(見(jiàn)圖6的(5))。隨后，CPU20執(zhí)行與讀取的針對(duì)中斷因素的數(shù)據(jù)相應(yīng)的處理。
[0139]S卩，在接收到中斷包之后開(kāi)始的復(fù)制周期中，當(dāng)?shù)綇?fù)制寄存器組24的所有數(shù)據(jù)的復(fù)制結(jié)束時(shí)生成中斷信號(hào)。因此，CPU20可以快速地檢查針對(duì)中斷因素的更新的數(shù)據(jù)。
[0140]在步驟110中，控制器52清除開(kāi)始標(biāo)志和結(jié)束標(biāo)志(將開(kāi)始標(biāo)志和結(jié)束標(biāo)志設(shè)置為O)。在步驟112中，當(dāng)CPU20的中斷處理結(jié)束時(shí)，中斷標(biāo)志設(shè)置為O。隨后，處理返回至步驟100。
[0141]如上所述，即使在控制裝置11將數(shù)據(jù)復(fù)制到復(fù)制寄存器組24而不指定地址的結(jié)構(gòu)中，也在接收到中斷包之后檢測(cè)寫(xiě)入的開(kāi)始和結(jié)束以及將中斷信號(hào)傳輸至CPU20，并且重新更新中斷因素。因此，CPU20可以在接收到中斷信號(hào)之后立即從復(fù)制寄存器組24讀取針對(duì)中斷因素的數(shù)據(jù)。因此，不會(huì)降低設(shè)備的整體性能。
[0142]第三示例實(shí)施例
[0143]如在第一示例實(shí)施例和第二示例實(shí)施例中所述，復(fù)制包不包括地址信息，因此，當(dāng)復(fù)制包不是正常地被傳輸時(shí)，可能將數(shù)據(jù)存儲(chǔ)在復(fù)制寄存器組24的錯(cuò)誤地址中并且可能發(fā)生系統(tǒng)錯(cuò)誤。為了從這個(gè)狀態(tài)恢復(fù)系統(tǒng)，必須執(zhí)行系統(tǒng)重置。
[0144]在第一示例實(shí)施例和第二示例實(shí)施例中，主控制單元12的復(fù)制寄存器組24和設(shè)備控制單元14的輸入/輸出控制寄存器組32具有相同的存儲(chǔ)器大小并且在相應(yīng)的區(qū)域內(nèi)傳輸數(shù)據(jù)。例如，當(dāng)執(zhí)行處理時(shí)，盡管輸入/輸出控制寄存器組32的存儲(chǔ)器大小小于復(fù)制寄存器組24的存儲(chǔ)器大小，然而認(rèn)為輸入/輸出控制寄存器組32和復(fù)制寄存器組24具有相同的大小，需要不必要地將復(fù)制包從設(shè)備控制單元14傳輸至主控制單元12。
[0145]在第三示例實(shí)施例中，在控制裝置11中提供當(dāng)滿足預(yù)定的條件時(shí)對(duì)地址計(jì)數(shù)器66和地址計(jì)數(shù)器94進(jìn)行重置的單元，以使得正常并有效地將數(shù)據(jù)復(fù)制到復(fù)制寄存器組24。術(shù)語(yǔ)“重置”意味著初始化地址計(jì)數(shù)器66以具有復(fù)制寄存器組24的初始地址的計(jì)數(shù)值的處理和初始化地址計(jì)數(shù)器94以具有輸入/輸出控制寄存器組32的初始地址的計(jì)數(shù)值的處理。
[0146]圖8是示出了根據(jù)第三示例實(shí)施例的主控制單元12的SerDes控制單元22的結(jié)構(gòu)的示圖。除根據(jù)第一示例實(shí)施例的SerDes控制單元22的結(jié)構(gòu)之外，根據(jù)第三示例實(shí)施例的SerDes控制單元22還包括計(jì)時(shí)器70和控制寄存器72。計(jì)時(shí)器70以預(yù)先存儲(chǔ)(設(shè)置)在控制寄存器72中的時(shí)間間隔來(lái)將重置信號(hào)輸出至地址計(jì)數(shù)器66。此外，控制寄存器72存儲(chǔ)數(shù)據(jù)，比如用于使計(jì)時(shí)器70有效或無(wú)效的設(shè)置值、計(jì)時(shí)器70輸出重置信號(hào)所用的時(shí)間間隔、或表示地址計(jì)數(shù)器66的重置的重置標(biāo)記。
[0147]圖9是示出了根據(jù)第三示例實(shí)施例的設(shè)備控制單元14的SerDes控制單元30的結(jié)構(gòu)的示圖。除根據(jù)第一示例實(shí)施例的SerDes控制單元30之外，根據(jù)第三示例實(shí)施例的SerDes控制單元30還包括計(jì)時(shí)器96和控制寄存器98。計(jì)時(shí)器96以預(yù)先存儲(chǔ)(設(shè)置)在控制寄存器98中的時(shí)間間隔來(lái)將重置信號(hào)輸出至地址計(jì)數(shù)器94。此外，控制寄存器98存儲(chǔ)數(shù)據(jù)，比如用于使計(jì)時(shí)器96有效或無(wú)效的設(shè)置值、計(jì)時(shí)器96輸出重置信號(hào)所用的時(shí)間間隔、或表示地址計(jì)數(shù)器94的重置的重置標(biāo)記。
[0148]在此示例實(shí)施例中，在從自輸入/輸出控制寄存器組32至復(fù)制寄存器組24的所有數(shù)據(jù)的寫(xiě)入結(jié)束的時(shí)刻到下一個(gè)周期中第一數(shù)據(jù)項(xiàng)的寫(xiě)入開(kāi)始的時(shí)刻和數(shù)據(jù)的復(fù)制期間發(fā)生錯(cuò)誤的時(shí)刻中的任何時(shí)刻的至少一個(gè)時(shí)刻重置地址計(jì)數(shù)器66的計(jì)數(shù)值。此外，在從自輸入/輸出控制寄存器組32的所有數(shù)據(jù)的讀取結(jié)束的時(shí)刻到下一個(gè)周期中第一數(shù)據(jù)項(xiàng)的讀取開(kāi)始的時(shí)刻之間的期間以及數(shù)據(jù)的復(fù)制期間發(fā)生錯(cuò)誤的時(shí)刻中的任何時(shí)刻中的至少一個(gè)時(shí)刻重置地址計(jì)數(shù)器94。
[0149]接下來(lái)，將參考圖10至圖15對(duì)根據(jù)第三示例實(shí)施例的地址計(jì)數(shù)器66和94的重置的各種方法的示例進(jìn)行說(shuō)明。圖10至圖15示出了當(dāng)復(fù)制周期為Ims時(shí)主控制單元12中的地址計(jì)數(shù)器66的重置時(shí)間。
[0150](I)使用控制寄存器的設(shè)置來(lái)重置地址計(jì)數(shù)器的方法
[0151]CPU20設(shè)置控制寄存器72。當(dāng)復(fù)制期間出現(xiàn)錯(cuò)誤時(shí)，CPU20通過(guò)CPU總線26將用于將控制寄存器72的重置標(biāo)志設(shè)置為I的重置命令輸出至SerDes控制單元22。響應(yīng)于重置命令，SerDes控制單元22的控制器52將控制寄存器72的重置標(biāo)志設(shè)置為I。地址計(jì)數(shù)器66配置為由其自身進(jìn)行重置并在預(yù)定的時(shí)間(例如，當(dāng)?shù)刂返挠?jì)數(shù)增加或系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)增加時(shí))讀取控制寄存器72的重置標(biāo)志。當(dāng)讀取的重置標(biāo)志的設(shè)置值是I時(shí)，地址計(jì)數(shù)器66自身進(jìn)行重置。重置結(jié)束之后，由控制器52將控制寄存器72的重置標(biāo)志設(shè)置為O0
[0152]響應(yīng)于來(lái)自CPU20的重置命令，控制器52使用包生成電路54、緩存器56、和并行-串行轉(zhuǎn)換電路58生成用于重置裝制控制單元14的地址計(jì)數(shù)器94的重置包，并將重置包傳輸至設(shè)備控制單元14。當(dāng)接收到重置包時(shí)，響應(yīng)于重置包，設(shè)備控制單元14的SerDes控制單元30的控制器80輸出重置信號(hào)以重置地址計(jì)數(shù)器94。
[0153]除了在發(fā)生錯(cuò)誤時(shí)，還可周期性地執(zhí)行重置操作。例如，在輸入/輸出控制寄存器組32和復(fù)制寄存器組24具有相同的存儲(chǔ)器大小的情況下，當(dāng)將數(shù)據(jù)寫(xiě)入至復(fù)制寄存器組24的次數(shù)與從輸入/輸出控制寄存器組32讀取數(shù)據(jù)的次數(shù)相等時(shí)可以重置地址計(jì)數(shù)器
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[0154]具體地，例如，將從輸入/輸出控制寄存器組32讀取數(shù)據(jù)的通常次數(shù)存儲(chǔ)在控制寄存器72中。當(dāng)?shù)刂酚?jì)數(shù)器66的計(jì)數(shù)值增加的次數(shù)(寫(xiě)入操作的數(shù)目)達(dá)到讀取操作的數(shù)目時(shí)，地址計(jì)數(shù)器66由其自身進(jìn)行重置?；蛘?，控制器52可以計(jì)算寫(xiě)入操作的數(shù)目，并將重置信號(hào)傳輸至地址計(jì)數(shù)器66。
[0155]CPU20輸出設(shè)置讀取操作的數(shù)目的設(shè)置命令使得輸入/輸出控制寄存器組32的地址計(jì)數(shù)器94重置，并且SerDes控制單元22生成設(shè)置命令包并輸出該設(shè)置命令包。響應(yīng)于設(shè)置命令包，SerDes控制單元22的控制器52將讀取操作的數(shù)目的值設(shè)置到控制寄存器98。當(dāng)?shù)刂酚?jì)數(shù)器94的計(jì)數(shù)增加的次數(shù)(讀取操作的數(shù)目)達(dá)到存儲(chǔ)在控制寄存器98中的讀取操作的數(shù)目時(shí)，地址計(jì)數(shù)器94由其自身進(jìn)行設(shè)置。
[0156]在各個(gè)復(fù)制周期中，控制器52可以將控制寄存器72的重置標(biāo)志設(shè)置為I以重置地址計(jì)數(shù)器66 (見(jiàn)圖10)。CPU20可以在各個(gè)復(fù)制周期中將用于將重置標(biāo)志設(shè)置為I的重置命令輸出至SerDes控制單元22，并且響應(yīng)于重置命令，控制器52可以將控制寄存器72的重置標(biāo)志設(shè)置為I。在這種情況下，地址計(jì)數(shù)器66可以根據(jù)重置標(biāo)志由其自身進(jìn)行重置。例如，當(dāng)在系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期內(nèi)復(fù)制數(shù)據(jù)時(shí)，可以在每個(gè)周期的開(kāi)始時(shí)刻(當(dāng)從輸入/輸出控制寄存器組32到復(fù)制寄存器組24的數(shù)據(jù)的復(fù)制開(kāi)始的時(shí)刻)將重置標(biāo)志設(shè)置為I。
[0157]輸入/輸出控制寄存器組32可以配置為在根據(jù)地址計(jì)數(shù)器94的計(jì)時(shí)器IC的每個(gè)復(fù)制周期內(nèi)將重置信號(hào)從控制器90輸出至地址計(jì)數(shù)器94。此外，SerDes控制單元22可以響應(yīng)于周期性地從CPU20輸出的重置命令生成包，并將重置包傳輸至設(shè)備控制單元14以使得控制寄存器98的重置標(biāo)志設(shè)置為I并且地址計(jì)數(shù)器94參考重置標(biāo)志由其自身進(jìn)行設(shè)置。例如，當(dāng)在系統(tǒng)計(jì)時(shí)器的各個(gè)計(jì)時(shí)周期內(nèi)復(fù)制數(shù)據(jù)時(shí)，可以在各個(gè)計(jì)時(shí)周期的開(kāi)始時(shí)刻將重置標(biāo)志設(shè)置為I。
[0158](2)使用計(jì)時(shí)器來(lái)重置地址計(jì)數(shù)器的方法
[0159]在該方法中，使用計(jì)時(shí)器以重置地址計(jì)數(shù)器。具體地，將存儲(chǔ)在控制寄存器72中的用于使計(jì)時(shí)器70有效或無(wú)效的設(shè)置值設(shè)置為“有效”，且將計(jì)時(shí)器70輸出重置信號(hào)所用的時(shí)間間隔設(shè)置為等于復(fù)制周期。計(jì)時(shí)器70根據(jù)設(shè)置到控制寄存器72的設(shè)置值進(jìn)行操作并以設(shè)置的時(shí)間間隔(例如，在各個(gè)復(fù)制開(kāi)始時(shí)刻)將重置信號(hào)輸出至地址計(jì)數(shù)器66。當(dāng)接收到重置信號(hào)時(shí)，地址計(jì)數(shù)器66進(jìn)行重置。圖1lA和圖1lB示出了當(dāng)使用方法(2)時(shí)的時(shí)間圖的示例。圖1lA示出了當(dāng)輸入/輸出控制寄存器組32和復(fù)制寄存器組24具有相同的大小時(shí)的時(shí)間圖的示例，以及圖1lB示出了當(dāng)輸入/輸出控制寄存器組32的大小小于復(fù)制寄存器24的大小時(shí)的時(shí)間圖的示例。[0160]CPU20可以在各個(gè)復(fù)制周期內(nèi)將用于將重置標(biāo)志設(shè)置為I的重置命令輸出至SerDes控制單元22，控制器52可以響應(yīng)于重置命令直接將重置信號(hào)輸出至地址計(jì)數(shù)器66。
[0161]在輸入/輸出控制寄存器組32中，類似地，將存儲(chǔ)在控制寄存器98中的用于使計(jì)時(shí)器96有效或無(wú)效的設(shè)置值設(shè)置為“有效”，且將計(jì)時(shí)器96輸出重置信號(hào)所用的時(shí)間間隔設(shè)置為等于復(fù)制周期，使得輸入/輸出控制寄存器組32的地址計(jì)數(shù)器94周期性地進(jìn)行重置。計(jì)時(shí)器96根據(jù)設(shè)置到控制寄存器98的設(shè)置值進(jìn)行操作并以設(shè)置的時(shí)間間隔(例如，在各個(gè)復(fù)制開(kāi)始時(shí)刻)將重置信號(hào)輸出至地址計(jì)數(shù)器94。當(dāng)接收到重置信號(hào)時(shí)，地址計(jì)數(shù)器94進(jìn)行重置。
[0162](3)從設(shè)備控制單元14傳輸用于重置主控制單元12的地址計(jì)數(shù)器66的重置包的方法
[0163]設(shè)備控制單元14的控制器80使用包生成電路88、緩存器90、和并行-串行轉(zhuǎn)換電路92生成用于重置地址計(jì)數(shù)器66的重置包，并將重置包傳輸至主控制單元12。可以在從輸入/輸出控制寄存器組32讀取了所有數(shù)據(jù)之后生成重置包并隨后對(duì)其進(jìn)行傳輸，或者可以恰在從輸入/輸出控制寄存器組32讀取第一數(shù)據(jù)項(xiàng)之前立即生成重置包并隨后對(duì)其進(jìn)行傳輸。當(dāng)接收到重置包時(shí)，主控制單元12的控制器52將重置信號(hào)輸出至地址計(jì)數(shù)器
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[0164]圖12Α和12Β示出了當(dāng)使用方法(3)時(shí)的時(shí)間圖的示例。圖12Α示出了當(dāng)輸入/輸出控制寄存器組32和復(fù)制寄存器組24具有相同的大小時(shí)的時(shí)間圖的示例，以及圖12Β示出了當(dāng)輸入/輸出控制寄存器組32的大小小于復(fù)制寄存器24的大小時(shí)的時(shí)間圖的示例。
[0165]可以使用方法(I)或方法(2)以重置設(shè)備控制單元14的地址計(jì)數(shù)器94。
[0166](4)將表示第一復(fù)制包的代碼插入到用于傳輸開(kāi)始地址數(shù)據(jù)(第一數(shù)據(jù))的復(fù)制包中以重置主控制單元12的方法。
[0167]在該方法中，將表示第一數(shù)據(jù)項(xiàng)的復(fù)制包的代碼插入到從設(shè)備控制單元14傳輸?shù)膹?fù)制包當(dāng)中的第一數(shù)據(jù)項(xiàng)的復(fù)制包中。當(dāng)接收到復(fù)制包時(shí)，在使用復(fù)制包在新的復(fù)制周期中的寫(xiě)入開(kāi)始之前，控制器52將重置信號(hào)輸出至地址計(jì)數(shù)器66。可以使用復(fù)制包的剩余位插入代碼。
[0168]圖13Α和13Β示出了當(dāng)使用方法(4)時(shí)的時(shí)間圖的示例。圖13Α示出了當(dāng)輸入/輸出控制寄存器組32和復(fù)制寄存器組24具有相同的大小時(shí)的時(shí)間圖的示例，以及圖13Β示出了當(dāng)輸入/輸出控制寄存器組32的大小小于復(fù)制寄存器24的大小時(shí)的時(shí)間圖的示例。
[0169]可以使用方法(I)或方法(2)以重置設(shè)備控制單元14的地址計(jì)數(shù)器94。
[0170](5)將表示最后復(fù)制包的代碼插入到用于傳輸結(jié)束地址數(shù)據(jù)(最后數(shù)據(jù))的復(fù)制包中以重置主控制單元12的方法。
[0171]在該方法中，將表示最后數(shù)據(jù)的復(fù)制包的代碼插入到從設(shè)備控制單元14傳輸?shù)膹?fù)制包當(dāng)中的最后數(shù)據(jù)的復(fù)制包中。控制器52接收復(fù)制包并寫(xiě)入最后數(shù)據(jù)。隨后，在下一個(gè)復(fù)制周期中的寫(xiě)入開(kāi)始之前，控制器52將重置信號(hào)輸出至地址計(jì)數(shù)器66?？梢允褂脧?fù)制包的剩余位插入代碼。
[0172]圖14Α和14Β示出了當(dāng)使用方法(5)時(shí)的時(shí)間圖的示例。圖14Α示出了當(dāng)輸入/輸出控制寄存器組32和復(fù)制寄存器組24具有相同的大小時(shí)的時(shí)間圖的示例，以及圖14B示出了當(dāng)輸入/輸出控制寄存器組32的大小小于復(fù)制寄存器24的大小時(shí)的時(shí)間圖的示例。
[0173]可以使用方法(I)或方法(2)以重置設(shè)備控制單元14的地址計(jì)數(shù)器94。
[0174](6)將表示輸入/輸出控制寄存器組32的大小的代碼插入到從設(shè)備控制單元14傳輸?shù)膹?fù)制包中并根據(jù)大小重置主控制單元12的方法。
[0175]在該方法中，將表示輸入/輸出控制寄存器組32的大小的代碼插入到從設(shè)備控制單元14傳輸?shù)膹?fù)制包當(dāng)中的例如第一數(shù)據(jù)項(xiàng)的復(fù)制包中，并將復(fù)制包傳輸至主控制單元12?？梢允褂脧?fù)制包的剩余位插入代碼。例如，如圖15C所示，將與輸入/輸出控制寄存器組32的存儲(chǔ)器大小對(duì)應(yīng)的2位代碼插入到復(fù)制包的剩余位中。
[0176]當(dāng)接收到復(fù)制包時(shí)，主控制單元12的控制器52參考插入到復(fù)制包中的位來(lái)獲得輸入/輸出控制寄存器組32的大小。隨后，當(dāng)從地址計(jì)數(shù)器66輸出的地址(計(jì)數(shù)值)達(dá)到與獲得的大小對(duì)應(yīng)的值時(shí)，控制器52輸出重置信號(hào)。
[0177]圖15A和15B示出了當(dāng)使用方法(6)時(shí)的時(shí)間圖的示例。圖15A示出了當(dāng)輸入/輸出控制寄存器組32和復(fù)制寄存器組24具有相同的大小時(shí)的時(shí)間圖的示例，以及圖15B示出了當(dāng)輸入/輸出控制寄存器組32的大小小于復(fù)制寄存器24的大小時(shí)的時(shí)間圖的示例。
[0178]可以使用方法(I)或方法(2)以重置設(shè)備控制單元14的地址計(jì)數(shù)器94。
[0179]以上已對(duì)方法(I)至方法(6)進(jìn)行了說(shuō)明?？梢越M合方法(I)至方法(6)中的至少兩個(gè)方法以重置地址計(jì)數(shù)器66和地址計(jì)數(shù)器94。此外，主控制單元12和設(shè)備控制單元14可使用不同的重置方法。
[0180]當(dāng)主控制單元12使用一種不使用計(jì)時(shí)器70的方法時(shí)，不需要圖8中所示的計(jì)時(shí)器70。當(dāng)設(shè)備控制單元14使用一種不使用計(jì)時(shí)器96的方法時(shí)，不需要圖9中所示的計(jì)時(shí)器96。
[0181]當(dāng)主控制單元12使用一種不使用控制寄存器72的方法時(shí)，不需要圖8中所示的控制寄存器72。當(dāng)設(shè)備控制單元14使用一種不使用控制寄存器98的方法時(shí)，不需要圖9中所不的控制寄存器98。
[0182]在相關(guān)技術(shù)中，當(dāng)寫(xiě)入期間發(fā)生錯(cuò)誤以及以錯(cuò)誤順序執(zhí)行寫(xiě)入(地址錯(cuò)誤)時(shí)，恢復(fù)系統(tǒng)的唯一的方法是系統(tǒng)重置。然而，在此實(shí)施例中，提供了用于重置復(fù)制寄存器組24的地址計(jì)數(shù)器66的機(jī)制和重置輸入/輸出控制寄存器組32的地址計(jì)數(shù)器94的機(jī)制以恢復(fù)系統(tǒng)，而不用執(zhí)行系統(tǒng)重置。
[0183]即使當(dāng)主控制單元12的復(fù)制寄存器組24和設(shè)備控制單元14的輸入/輸出控制寄存器組32是具有不同大小的存儲(chǔ)區(qū)域時(shí)，也可防止數(shù)據(jù)通訊量的增加，以及防止設(shè)備控制單元14的電路大小的增加。
[0184]如圖16所示，在第一示例實(shí)施例中所述的控制裝置11可以包括已在第二示例實(shí)施例中進(jìn)行說(shuō)明的用于生成中斷信號(hào)而同時(shí)延遲中斷信號(hào)的結(jié)構(gòu)和已在第三示例實(shí)施例中進(jìn)行說(shuō)明的用于重置地址計(jì)數(shù)器66的結(jié)構(gòu)。
[0185]在上述各個(gè)示例實(shí)施例中，控制裝置適用于圖像形成設(shè)備，但是本發(fā)明不限于此。例如，控制裝置可以適用于各種裝置，其控制除圖像形成設(shè)備以外的各種設(shè)備的驅(qū)動(dòng)。[0186]前文已經(jīng)出于例示和說(shuō)明的目的提供了對(duì)本發(fā)明示例性實(shí)施例的說(shuō)明。該說(shuō)明并非排他性的或者將本發(fā)明限制為所公開(kāi)的精確形式。顯然，多種修改和變型對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。這些實(shí)施例的選擇和描述是為了對(duì)本發(fā)明的原理及其實(shí)際應(yīng)用進(jìn)行最佳的闡述，以使得本領(lǐng)域的其他技術(shù)人員能夠理解本發(fā)明的各種實(shí)施例以及適用于具體應(yīng)用場(chǎng)合的各種變型。本發(fā)明的范圍應(yīng)當(dāng)由所附權(quán)利要求及其等價(jià)物限定。
【權(quán)利要求】
1.一種控制裝置，其包括: 設(shè)備控制器，其連接至至少一個(gè)設(shè)備并包括第一存儲(chǔ)器和讀取及傳輸單元，所述第一存儲(chǔ)器存儲(chǔ)用于控制所述設(shè)備的驅(qū)動(dòng)的數(shù)據(jù)和表示所述設(shè)備的狀態(tài)的數(shù)據(jù)，所述讀取及傳輸單元讀取存儲(chǔ)在所述第一存儲(chǔ)器中的各個(gè)數(shù)據(jù)項(xiàng)并傳輸讀取的數(shù)據(jù)； 主控制器，其包括中央處理單元、第二存儲(chǔ)器和寫(xiě)入單元，所述寫(xiě)入單元將從所述設(shè)備控制器傳輸?shù)臄?shù)據(jù)寫(xiě)入至所述第二存儲(chǔ)器；和 全雙工串行總線，其連接所述主控制器和所述設(shè)備控制器， 其中所述讀取及傳輸單元和所述寫(xiě)入單元進(jìn)行操作以使得存儲(chǔ)在所述第一存儲(chǔ)器中的各個(gè)數(shù)據(jù)項(xiàng)以等于或者小于系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期的周期被讀取、傳輸并存儲(chǔ)在所述第二存儲(chǔ)器中，所述系統(tǒng)計(jì)時(shí)器的計(jì)時(shí)周期是所述中央處理單元的操作的標(biāo)準(zhǔn)。
2.根據(jù)權(quán)利要求1所述的控制裝置， 其中所述讀取及傳輸單元根據(jù)從所述第一存儲(chǔ)器中存儲(chǔ)的初始地址順序地讀取的具有相同大小的數(shù)據(jù)項(xiàng)生成多個(gè)包，而不用指定各個(gè)數(shù)據(jù)項(xiàng)的寫(xiě)入目的地地址，并傳輸所述多個(gè)包，以及 所述寫(xiě)入單元按傳輸所述多個(gè)包的順序從所述第二存儲(chǔ)器的初始地址開(kāi)始寫(xiě)入數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的控制裝置， 其中將發(fā)生中斷時(shí)針對(duì)中斷因素的數(shù)據(jù)存儲(chǔ)在所述第一存儲(chǔ)器中， 所述讀取及傳輸單元在發(fā)生中 斷時(shí)生成中斷包，并將所述中斷包傳輸至所述主控制器，并且 所述主控制器還包括: 檢測(cè)單元，其檢測(cè)向所述第二存儲(chǔ)器寫(xiě)入數(shù)據(jù)的開(kāi)始和結(jié)束；和通知單元，在接收到所述中斷包之后，當(dāng)所述檢測(cè)單元檢測(cè)到數(shù)據(jù)的寫(xiě)入的開(kāi)始和結(jié)束時(shí)，所述通知單元通知所述中央處理單元發(fā)生了中斷。
4.根據(jù)權(quán)利要求2或3所述的控制裝置， 其中所述設(shè)備控制器還包括: 第一地址計(jì)數(shù)器，其用于所述讀取及傳輸單元的讀取處理中，并且當(dāng)從所述第一存儲(chǔ)器讀取數(shù)據(jù)時(shí)，所述第一地址計(jì)數(shù)器計(jì)算讀取源地址；和第一初始化單元，其初始化所述第一地址計(jì)數(shù)器， 使得在從自所述第一存儲(chǔ)器讀取全部數(shù)據(jù)結(jié)束時(shí)刻到下一個(gè)周期中的初始數(shù)據(jù)項(xiàng)的讀取開(kāi)始時(shí)刻期間以及發(fā)生錯(cuò)誤的時(shí)刻中的任何時(shí)刻的至少一個(gè)處，所述第一地址計(jì)數(shù)器的計(jì)數(shù)值等于表示所述第一存儲(chǔ)器的初始地址的計(jì)數(shù)值，以及所述主控制器包括: 第二地址計(jì)數(shù)器，其用于所述寫(xiě)入單元的寫(xiě)入處理中，并且當(dāng)從所述第一存儲(chǔ)器讀取的數(shù)據(jù)寫(xiě)入至所述第二存儲(chǔ)器時(shí)，所述第二地址計(jì)數(shù)器計(jì)算寫(xiě)入目的地地址；和第二初始化單元，其初始化所述第二地址計(jì)數(shù)器， 使得在從全部數(shù)據(jù)從所述第一 存儲(chǔ)器寫(xiě)入到所述第二存儲(chǔ)器結(jié)束的時(shí)刻到下一個(gè)周期中的初始數(shù)據(jù)項(xiàng)的寫(xiě)入開(kāi)始時(shí)刻期間以及發(fā)生錯(cuò)誤的時(shí)刻中的任何時(shí)刻的至少一個(gè)處，所述第二地址計(jì)數(shù)器的計(jì)數(shù)值等于表示所述第二存儲(chǔ)器的初始地址的計(jì)數(shù)值。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的控制裝置，其中根據(jù)來(lái)自所述中央處理單元的讀取命令來(lái)選擇讀取存儲(chǔ)在所述第一存儲(chǔ)器中的數(shù)據(jù)的第一讀取處理和讀取存儲(chǔ)在所述第二存儲(chǔ)器中的數(shù)據(jù)的第二讀取處理。
6.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的控制裝置， 其中根據(jù)來(lái)自所述中央處理單元的寫(xiě)入命令來(lái)選擇將用于控制所述設(shè)備的驅(qū)動(dòng)的數(shù)據(jù)寫(xiě)入至所述第一存儲(chǔ)器的第一寫(xiě)入處理和將所述數(shù)據(jù)寫(xiě)入至所述第一存儲(chǔ)器和所述第二存儲(chǔ)器兩者的第二寫(xiě)入處理。
7.一種圖像形成設(shè)備，包括: 根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的控制裝置；和 至少一個(gè)設(shè)備，其連接至所述`設(shè)備控制器并形成圖像。
【文檔編號(hào)】H04N1/00GK103516928SQ201310007777
【公開(kāi)日】2014年1月15日 申請(qǐng)日期:2013年1月9日 優(yōu)先權(quán)日:2012年6月15日
【發(fā)明者】吉田欣一, 水戶部保明, 山岸滋和 申請(qǐng)人:富士施樂(lè)株式會(huì)社