3d堆疊背照式圖像傳感器及其制造方法
【專利摘要】本發(fā)明提供了3D堆疊背照式圖像傳感器及其制造方法。該3D圖像傳感器包括其上帶有像素陣列的上部芯片。第二芯片包括與像素陣列的列和行相關(guān)的多個(gè)列電路和行電路，并且這些列電路和行電路被設(shè)置在對(duì)應(yīng)的列電路和行電路區(qū)域中，這些列電路和行電路區(qū)域被布置在多個(gè)組中。芯片間接合焊盤形成在每個(gè)芯片上。在一個(gè)實(shí)施例中，第二芯片上的芯片間接合焊盤被線性地布置并且包括在列電路區(qū)域和行電路區(qū)域內(nèi)。在其他實(shí)施例中，芯片間接合焊盤彼此交錯(cuò)。在一些實(shí)施例中，像素陣列的行和列包括多個(gè)信號(hào)線并且對(duì)應(yīng)的列電路區(qū)域和行電路區(qū)域還包括多個(gè)芯片間接合焊盤。
【專利說明】3D堆疊背照式圖像傳感器及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明大體上涉及固態(tài)成像裝置，更具體地涉及三維CMOS圖像傳感器及其形成方法。
【背景技術(shù)】
[0002]固態(tài)圖像傳感器，諸如，電荷耦合裝置(CXD)和CMOS (互補(bǔ)金屬氧化物半導(dǎo)體)圖像傳感器(CIS)通常被用作為電子攝像機(jī)和電子靜像相機(jī)、機(jī)器人/機(jī)器視覺成像裝置以及其他成像裝置的輸入設(shè)備。這些圖像傳感器包括各個(gè)像素內(nèi)的感光元件，即，光電二極管。像素被布置成二維的行和列，作為像素陣列。使用相關(guān)的邏輯和模擬電路來(lái)處理由布置成像素陣列的數(shù)個(gè)感光像素所捕捉的光數(shù)據(jù)。各種電路包括與像素陣列的像素列相關(guān)的列電路以及與像素陣列的像素行相關(guān)的行電路。電路執(zhí)行多種功能并且像素陣列的每列均具有相關(guān)的列電路，而像素陣列的每行均具有相關(guān)的行電路。在二維CMOS圖像傳感器中，列電路和行電路包圍像素陣列。
[0003]在現(xiàn)今的迅速發(fā)展的電子工業(yè)中，尤其是在電子成像工業(yè)中，存在持續(xù)推動(dòng)多種部件不斷微型化的動(dòng)機(jī)，這些部件包括在其上形成有圖像傳感器的芯片。還存在制造具有最大化成像性能的圖像傳感器的強(qiáng)烈動(dòng)機(jī)。具有最小足跡(footprint)的圖像傳感器對(duì)于使用在移動(dòng)裝置如，智能電話和平板電腦中的袖珍相機(jī)而言是必要的。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種3D圖像傳感器，包括:第一芯片，其上具有像素陣列；第二芯片，其上具有列電路和行電路；每個(gè)所述列電路均設(shè)置在所述第二芯片的對(duì)應(yīng)列電路區(qū)域中，并且每個(gè)所述列電路均對(duì)應(yīng)于所述像素陣列中的一列；每個(gè)所述行電路均設(shè)置在所述第二芯片的對(duì)應(yīng)行電路區(qū)域中，并且每個(gè)所述行電路均對(duì)應(yīng)于所述像素陣列中的一行；所述行電路區(qū)域被布置為彼此平行且垂直于矩形的所述列電路區(qū)域，并且其中，所述第一芯片堆疊在所述第二芯片上方并且與所述第二芯片電連接。
[0005]在所述3D圖像傳感器中，所述第一芯片上不包括所述列電路和所述行電路，所述第一芯片裝配在所述第二芯片上并且與所述第二芯片直接接合。
[0006]在所述3D圖像傳感器中，所述列電路包括輸出數(shù)據(jù)采集電路。
[0007]在所述3D圖像傳感器中，所述輸出數(shù)據(jù)采集電路被配置成將信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并且所述行電路包括控制電路。
[0008]在所述3D圖像傳感器中，所述行電路包括控制電路。
[0009]在所述3D圖像傳感器中，所述控制電路包括布線重置器、解碼器和移位寄存器部件，并且所述列電路包括驅(qū)動(dòng)像素源極跟隨器的電流源、模擬開關(guān)和多路復(fù)用電路、放大器和列并行ADC (模數(shù)轉(zhuǎn)換器)中的至少一個(gè)。
[0010]在所述3D圖像傳感器中，每個(gè)所述列電路區(qū)域均為矩形且寬度與所述像素陣列的像素列的寬度基本相等，并且所述第一芯片包括單氧化物NMOS芯片，所述第二芯片包括雙氧化物CMOS芯片。
[0011]在所述3D圖像傳感器中，每個(gè)所述行電路區(qū)域均為矩形且寬度與所述像素陣列的像素行的寬度基本相等，并且所述第一芯片包括單氧化物NM0S芯片，所述第二芯片包括雙氧化物CMOS芯片。
[0012]在所述3D圖像傳感器中，所述行電路區(qū)域?yàn)榫匦尾⑶冶环殖啥鄠€(gè)不同的組，每個(gè)所述組均包括多個(gè)彼此鄰近布置的矩形行電路區(qū)域。
[0013]在所述3D圖像傳感器中，所述列電路區(qū)域?yàn)榫匦尾⑶冶环殖啥鄠€(gè)不同的組，每個(gè)所述組均包括多個(gè)彼此鄰近布置的矩形列電路區(qū)域。
[0014]在所述3D圖像傳感器中，所述矩形行電路區(qū)域被分成多個(gè)行電路區(qū)域組，每個(gè)行電路區(qū)域組均包括多個(gè)彼此鄰近設(shè)置的所述矩形行電路區(qū)域。
[0015]在所述3D圖像傳感器中，所述第二芯片進(jìn)一步包括一個(gè)芯片間接合焊盤，所述芯片間接合焊盤與每個(gè)所述列電路相關(guān)聯(lián)并且與所述像素陣列中的對(duì)應(yīng)像素列相連接。
[0016]在所述3D圖像傳感器中，所述第二芯片進(jìn)一步包括至少一個(gè)交錯(cuò)芯片間接合焊盤，所述至少一個(gè)交錯(cuò)芯片間接合焊盤與每個(gè)所述列電路區(qū)域相關(guān)聯(lián)、寬度大于所述對(duì)應(yīng)列電路區(qū)域的寬度并且與所述像素陣列的對(duì)應(yīng)像素列的單條線相連接。
[0017]在所述3D圖像傳感器中，所述像素陣列的每個(gè)像素行均包括多條信號(hào)線，并且所述第二芯片包括與每個(gè)所述行電路區(qū)域相關(guān)聯(lián)且與所述多條信號(hào)線相連接的對(duì)應(yīng)多個(gè)芯片間接合焊盤。
[0018]在所述3D圖像傳感器中，所述像素陣列的像素被布置在共享公共節(jié)點(diǎn)的ηΧη個(gè)像素的像素單元中。
[0019]在所述3D圖像傳感器中，所述像素陣列的每個(gè)像素列均包括多條信號(hào)線，并且每個(gè)矩形的所述列電路區(qū)域均與所述第二芯片上的對(duì)應(yīng)多個(gè)接觸芯片間接合焊盤相關(guān)聯(lián)且與所述多條信號(hào)線相連接。
[0020]根據(jù)本發(fā)明的另一方面，提供了一種形成3D圖像傳感器的方法，所述方法包括:提供第一襯底并在所述第一襯底的第一芯片上形成像素陣列；提供第二襯底并在所述第二襯底的第二芯片上形成列電路和行電路，包括在對(duì)應(yīng)的矩形列電路區(qū)域中形成每一個(gè)都對(duì)應(yīng)于所述像素陣列中的一列的所述列電路以及在對(duì)應(yīng)的矩形行電路區(qū)域中形成每一個(gè)都對(duì)應(yīng)于所述像素陣列中的一行的所述行電路，其中，所述矩形行電路區(qū)域被布置為彼此平行且與所述矩形列電路區(qū)域垂直；以及在所述第二芯片上裝配所述第一芯片并且將所述第一芯片與所述第二芯片相接合。
[0021]在所述方法中，所述形成像素陣列包括使用NM0S處理，并且形成所述列電路和所述行電路包括使用CMOS處理。
[0022]在所述方法中，所述列電路包括輸出數(shù)據(jù)采集電路，所述行電路包括控制電路，每個(gè)所述矩形列電路區(qū)域的寬度與所述像素陣列的像素列的寬度基本相等，每個(gè)所述矩形行電路區(qū)域的寬度與所述像素陣列的像素行的寬度基本相等，并且所述像素陣列的每個(gè)像素行都包括多條信號(hào)線，并且其中，所述接合包括使用對(duì)應(yīng)的多個(gè)芯片間接合焊盤將每個(gè)所述行電路與所對(duì)應(yīng)像素行的所述信號(hào)線中相關(guān)聯(lián)的一條信號(hào)線相接合。
[0023]在所述方法中，所述列電路區(qū)域被分成至少三個(gè)列電路組，每組均具有多個(gè)彼此鄰近的列電路區(qū)域，并且所述行電路區(qū)域被分成至少三個(gè)行電路組，每組均具有多個(gè)彼此鄰近的行電路區(qū)域。
[0024]在所述方法中，提供所述第一襯底進(jìn)一步包括在所述第一襯底上形成多個(gè)其他第一芯片，提供所述第二襯底進(jìn)一步包括在所述第二襯底上形成多個(gè)所述第二芯片，并且所述裝配包括在所述第二襯底的所述第二芯片和所述多個(gè)第二芯片上裝配所述第一芯片和所述第一襯底的所述多個(gè)第一芯片。
[0025]根據(jù)本發(fā)明的又一方面，提供了一種3D圖像傳感器，包括:第一芯片，其上具有像素陣列，所述像素陣列的每個(gè)像素行都包括多條信號(hào)線；第二芯片，其上具有列電路和行電路；所述列電路均設(shè)置在所述第二芯片上的對(duì)應(yīng)的矩形列電路區(qū)域中，每個(gè)所述列電路均對(duì)應(yīng)于所述像素陣列中的一列，并且每個(gè)所述列電路的寬度都與所述像素陣列的所述一列的寬度基本相等；所述行電路均設(shè)置在所述第二芯片上的對(duì)應(yīng)的矩形行電路區(qū)域中，每個(gè)所述行電路均對(duì)應(yīng)于所述像素陣列中的一行，并且每個(gè)所述行電路均包括與所述多條信號(hào)線相連接的對(duì)應(yīng)的多個(gè)接觸件；所述矩形行電路區(qū)域被布置為彼此平行且與所述矩形列電路區(qū)域垂直，并且其中，所述第一芯片堆疊在所述第二芯片上方并且與所述第二芯片電連接，所述矩形列電路區(qū)域被分成多個(gè)不同的列電路組，每個(gè)所述列電路組均包括多個(gè)彼此鄰近布置的所述矩形列電路區(qū)域，并且所述矩形行電路區(qū)域被分成多個(gè)行電路組，每個(gè)所述行電路組均包括多個(gè)彼此鄰近布置的所述矩形行電路區(qū)域。
【專利附圖】

【附圖說明】
[0026]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，附圖的各種部件沒有被按比例繪制。反之，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。在整個(gè)說明書和附圖中，類似的標(biāo)號(hào)示出類似的部件。
[0027]圖1是示出了根據(jù)本發(fā)明的3D圖像傳感器的上和下部芯片的一個(gè)實(shí)施例的部件布置的平面圖；
[0028]圖2是示出了接合圖1的實(shí)施例中所示的兩個(gè)芯片的方法的平面圖；
[0029]圖3是示出了根據(jù)本發(fā)明的3D圖像傳感器的上和下部芯片的另一個(gè)實(shí)施例的部件布置的平面圖；
[0030]圖4是示出了根據(jù)本發(fā)明的3D圖像傳感器的上和下部芯片的又一個(gè)實(shí)施例的部件布置的平面圖；
[0031]圖5是示出了根據(jù)本發(fā)明的3D圖像傳感器的上和下部芯片的又一個(gè)實(shí)施例的部件布置的平面圖；
[0032]圖6是示出了根據(jù)本發(fā)明的3D圖像傳感器的上和下部芯片的又一個(gè)實(shí)施例的部件布置的平面圖；
[0033]圖7是示出了根據(jù)本發(fā)明的3D圖像傳感器的上和下部芯片的再一個(gè)實(shí)施例的部件布置的平面圖；
[0034]圖8是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的沿著包括有三個(gè)信號(hào)線的像素行設(shè)置的接觸件的布置的平面圖；
[0035]圖9是根據(jù)本發(fā)明的一個(gè)實(shí)施例的像素陣列和電連接件的示例性的2X2，4個(gè)共享像素單元的布線圖；以及
[0036]圖10是與上部芯片相接合的下部芯片的一部分的截面圖，根據(jù)本發(fā)明的一個(gè)實(shí)施例，該部分包括有像素陣列、微透鏡和濾色器。
【具體實(shí)施方式】
[0037]此處所用的“示例性的”一詞指的是“作為實(shí)例或說明”。在此所述的任何“示例性的”方面或特征均無(wú)需解釋成比其他方面或特征更為優(yōu)選的或有益的。
[0038]本發(fā)明提供了一種三維CMOS圖像傳感器，其中，該CMOS圖像傳感器的足跡被最小化。該三維CMOS圖像傳感器由多個(gè)芯片形成，而在一些實(shí)施例中由兩個(gè)分離的芯片形成。這些芯片彼此堆疊和連接。在一些實(shí)施例中，以芯片對(duì)芯片的方式接合這些芯片，而在其他實(shí)施例中，當(dāng)這些芯片仍是晶圓的部分時(shí)將它們接合在一起，即，在其中將全部晶圓接合在一起的晶圓對(duì)晶圓接合。在其他實(shí)施例中，使用的是將芯片與形成在晶圓上的對(duì)應(yīng)的芯片相接合的芯片對(duì)晶圓接合。盡管前述實(shí)施例中沒有更為優(yōu)選的，但為了進(jìn)行詳細(xì)的展示，下面的公開大體上參考的是對(duì)芯片進(jìn)行描述并且示出芯片對(duì)芯片接合的例證，但應(yīng)該理解這可以應(yīng)用于晶圓對(duì)晶圓接合。應(yīng)該理解，可將下面的說明等同地應(yīng)用于任意前述實(shí)施例，例如，在其中多個(gè)芯片以晶圓形式同時(shí)彼此相接合的實(shí)施例。
[0039]在一些實(shí)施例中，兩個(gè)芯片通過晶圓對(duì)晶圓接合技術(shù)直接相接合。像素陣列基本上占據(jù)著整個(gè)不包括相關(guān)的列電路和行電路的上部芯片。在一些實(shí)施例中，列電路和行電路包括在下部芯片之上并且與像素陣列相間距匹配(pitch-matched)。在一些實(shí)施例中，列電路和行電路由雙氧化物CMOS工藝形成，而使用單氧化物單NM0S工藝來(lái)形成像素陣列芯片。根據(jù)在其中像素陣列芯片不需要額外的、成本高的與CMOS處理相關(guān)的操作的實(shí)施例，可以使用更迅速和成本更低廉的系列NM0S處理操作來(lái)形成像素陣列。相反地，根據(jù)這個(gè)實(shí)施例，包括行和列電路的下部芯片不需要形成像素所需的特別專門的注入操作并且無(wú)需經(jīng)歷這些操作。由此獲得了處理效率。
[0040]上部芯片包括像素陣列，下部芯片包括支撐電路-與像素陣列的行和列相關(guān)的行電路和列電路，在一些實(shí)施例中，每個(gè)電路均形成在相關(guān)的電路區(qū)域中。在一些實(shí)施例中，行電路區(qū)域是矩形的并且彼此并行，與矩形的列電路區(qū)域相垂直。在一些實(shí)施例中，列電路區(qū)域均彼此鄰近設(shè)置，而在其他實(shí)施例中他們被分成由列電路區(qū)域所組成的分離的組。行電路區(qū)域也是如此。每個(gè)列和行電路包括至少一個(gè)接觸件，該接觸件通過各種導(dǎo)電部件(諸如但不限于，多個(gè)通孔堆疊和由金屬層形成的導(dǎo)電體)與像素陣列的相關(guān)的列或行相連接。有利地，在一些像素陣列的相關(guān)列或行包括多個(gè)信號(hào)線的實(shí)施例中，列和行電路包括多個(gè)與像素陣列的相關(guān)列或相關(guān)行相連接的接觸件。
[0041]圖1是平面圖，示出了兩個(gè)芯片:上部芯片1和下部芯片3的器件表面。上部芯片1包括布置在包括有列7和行9的陣列中的多個(gè)像素5。每個(gè)像素5均包括光電二極管和多個(gè)相關(guān)的像素晶體管，而在其他實(shí)施例中包括其他相關(guān)的部件。在多個(gè)實(shí)施例(見圖10)中，像素5包括微透鏡和濾色器。列7和行9的像素5形成了像素陣列11。芯片間接合焊盤13設(shè)置在上部芯片1的反面的外圍邊緣上，并且每個(gè)芯片間接合焊盤13與行9或列7相關(guān)。每個(gè)芯片間接合焊盤13均通過多個(gè)導(dǎo)電互連部件與其相關(guān)的設(shè)置在上部芯片1的反面上的行9或列7相連接。在所示實(shí)施例中，與列7相關(guān)的芯片間接合焊盤13沿著上部芯片1的兩個(gè)邊緣17和19出現(xiàn)，但在其他實(shí)施例中，芯片間接合焊盤13被分成不同組，而在一些實(shí)施例中，與列相關(guān)的所有芯片間接合焊盤13均出現(xiàn)在上部芯片1的同一邊緣(17或19)上。與像素陣列11的行9相關(guān)的芯片間接合焊盤13也是如此。像素陣列11基本上占據(jù)了上部芯片1的所有區(qū)域，但不包括像素陣列與11的行9和列7相關(guān)的任何支撐電路。
[0042]下部芯片3包括形成在下部芯片3的器件表面27上的多個(gè)列電路和行電路。應(yīng)該理解，所示芯片的相對(duì)(非器件)表面將連接在一起，例如，下部芯片3的芯片間接合焊盤31A將與上部芯片1的芯片間接合焊盤13A相連接。下部芯片3包括行電路以及列電路，每個(gè)行電路都形成在與行電路區(qū)域25相同的對(duì)應(yīng)矩形區(qū)域中，而每個(gè)列電路都形成在與列電路區(qū)域23相同的對(duì)應(yīng)矩形區(qū)域中。在一些實(shí)施例中，行電路形成在矩形的行電路區(qū)域25中，他們與上部芯片1的對(duì)應(yīng)的行9相間距比配，而列電路形成在矩形的列電路區(qū)域23中，該列電路區(qū)域23與上部芯片1的對(duì)應(yīng)的列7相間距匹配。為了簡(jiǎn)化說明，列電路區(qū)域23可選地被稱為列電路23，而行電路區(qū)域25可選地被稱為行電路25。每個(gè)列電路區(qū)域23均具有對(duì)應(yīng)的芯片間接合焊盤31，而每個(gè)行電路區(qū)域25均包括對(duì)應(yīng)的芯片間接合焊盤31，這些芯片間接合焊盤形成在下部芯片3的反面上。在圖1的所示實(shí)施例中，列電路區(qū)域23被分成了兩組:列電路組35和列電路組37。類似地，行電路區(qū)域25被分成兩組:行電路組39和行電路組41。
[0043]與像素陣列11的對(duì)應(yīng)的列7相關(guān)的每個(gè)列電路23實(shí)施與列相關(guān)的專用電功能，而在一個(gè)實(shí)施例中，每個(gè)列電路23是輸出采集電路。在一些實(shí)施例中，列電路23包括用于驅(qū)動(dòng)像素源極跟隨器和模擬取樣保持電路的電源。在一些實(shí)施例中，列電路23包括用于將模擬像素信號(hào)逐列地輸出給整體可編程放大器和總模數(shù)轉(zhuǎn)換器(ADC)的模擬開關(guān)和多路復(fù)用電路。在一些實(shí)施例中，電路23包括用于各個(gè)列的放大器。在一些實(shí)施例中，列電路23包括用于各個(gè)列的列并行ADC。在多個(gè)實(shí)施例中，列并行ADC可以包括電平移位電路、偏置補(bǔ)償電路、比較儀、逐次逼近式控制電路、若干數(shù)字鎖、存儲(chǔ)元件或數(shù)字遞增和遞減計(jì)數(shù)器。在其他實(shí)施例中，列電路23實(shí)施其他功能，但與行電路25有所不同。在一些實(shí)施例中，行電路25包括行地址解碼器、移位寄存器、行控制電壓電平轉(zhuǎn)換器以及轉(zhuǎn)換速率控制電路。
[0044]在下部芯片3的區(qū)域43和47中包括有額外的電路。在多個(gè)實(shí)施例中，額外的電路43，47包括多個(gè)控制電路、定時(shí)發(fā)生器以及其他外圍電路，諸如，偏壓發(fā)生器、產(chǎn)生參考電壓的參考發(fā)生器、低壓降穩(wěn)壓器、總放大器和ADC、產(chǎn)生傳感器定時(shí)控制信號(hào)的控制電路、鎖相環(huán)路時(shí)鐘發(fā)生器等，并且使用圖1中未示出的連接與多個(gè)其他部件相連接。
[0045]在一些實(shí)施例中，使用單氧化物、單NM0S處理順序在半導(dǎo)體襯底、上部芯片1上形成像素陣列11并且不需要使用雙氧化物技術(shù)在更低和更高電壓兩者下提供操作的CMOS處理操作。在一些實(shí)施例中，使用雙氧化物CMOS處理技術(shù)順序下在半導(dǎo)體襯底上形成芯片3，但該芯片并不暴露于用于在像素陣列11中形成深光電二極管的多重高能注入，或用于增強(qiáng)其他非像素陣列電路所不需要的光電二極管的光性能的多個(gè)專用工藝步驟。通過這種方式，節(jié)省處理步驟地形成每個(gè)上部芯片1和下部芯片3并且每個(gè)芯片不經(jīng)歷僅用在芯片的一部分上的額外的處理操作。這提供了優(yōu)于二維圖像傳感器的優(yōu)點(diǎn)，其中，像素陣列和支撐電路兩者均形成在相同的芯片上。另外，不再需要在縮短光路徑的減薄工藝中典型地用于支撐包括有上部芯片1的頂層傳感器晶圓的載體晶圓；取而代之地在晶圓臺(tái)處以包括有下部芯片3的底層晶圓來(lái)提供機(jī)械支撐。
[0046]圖2示出了上部芯片1和下部芯片3的部件并且示出了這兩個(gè)芯片為了進(jìn)行裝配和接合而上下相疊地設(shè)置。應(yīng)該理解，電路(諸如，下部芯片3的列電路23和行電路25)實(shí)際上形成在底面51上，而不是頂面53上，因?yàn)榈酌?1對(duì)應(yīng)于圖1的下部芯片3的器件表面27。芯片間接合焊盤31形成在頂面53上并且延伸穿過下部芯片3，從而使用導(dǎo)電互連部件(諸如，通孔堆疊和金屬層)與列電路23和行電路25相連接。下部芯片3的芯片間接合焊盤31B與上部芯片1的芯片間接合焊盤13B相對(duì)齊并且相連接。像素陣列11形成在硅器件層上，該硅器件層設(shè)置在上部芯片1的上表面55上，而芯片間接合焊盤13形成在下表面57上并且也延伸穿過上部芯片1且與像素陣列11的行和列相連接。這些都將在圖10中進(jìn)一步詳細(xì)地示出。在多個(gè)實(shí)施例中，使用多種接合技術(shù)來(lái)接合上部芯片1和下部芯片3并且在其上的部件之間提供電連接。用于面對(duì)面的晶圓接合的多種適合的手段均是有效的并且使用在多個(gè)實(shí)施例中。在多個(gè)實(shí)施例中使用多種材料，諸如，粘性有機(jī)薄膜以及氧化物和金屬混合接合結(jié)構(gòu)。
[0047]圖3示出了與圖1類似的布置中的上部芯片1和下部芯片3的布置。然而，在圖3的實(shí)施例中，芯片間接合焊盤13設(shè)置在上部芯片1的反面上，但處在像素陣列11的區(qū)域內(nèi)，并且不像圖1中的實(shí)施例那樣處在像素陣列11的外圍。在圖3的實(shí)施例中，像素陣列11基本上占據(jù)了上部芯片1的全部器件表面，并且芯片間接合焊盤13設(shè)置在上部芯片1的反面上。圖3的下部芯片3也與圖1的下部芯片3類似并且包括兩組列電路區(qū)域23和兩組行電路區(qū)域25。每個(gè)行電路區(qū)域25和列電路區(qū)域23均包括處在對(duì)應(yīng)的電路區(qū)域內(nèi)且設(shè)置在相對(duì)于器件表面27的下部芯片3的相反的背面上的芯片間接合焊盤31。在圖1和圖3中的每個(gè)所示的實(shí)施例中，芯片間接合焊盤13、31完全設(shè)置在列電路區(qū)域23和行電路區(qū)域25內(nèi)。每個(gè)芯片間接合焊盤13和31的寬度均小于對(duì)應(yīng)的矩形列電路區(qū)域23或行電路區(qū)域25的寬度。例如，芯片間接合焊盤13、31的尺寸小于列電路區(qū)域23的寬度52并且小于行電路區(qū)域25的寬度54。同樣在圖1和圖3所示的實(shí)施例中，列電路區(qū)域23的寬度52與像素陣列11的列7的寬度相同，而行電路區(qū)域25的寬度54與像素陣列11的對(duì)應(yīng)的行9的寬度58相同，S卩，它們是相間距匹配的。
[0048]隨著像素寬度的減小，該像素寬度變得更難以使芯片間接合焊盤完全包含在對(duì)應(yīng)的像素行/列內(nèi)以及像素匹配的列電路區(qū)域23和行電路區(qū)域25內(nèi)。圖4示出了具有多個(gè)與圖3所示的實(shí)施例類似的部件的另一個(gè)實(shí)施例。圖3和圖4中所示的實(shí)施例之間的一個(gè)區(qū)別在于圖4包括比寬度52和54更寬的交錯(cuò)的芯片間接合焊盤61。下部芯片3的芯片間接合焊盤61與上部芯片1上的芯片間接合焊盤63相對(duì)應(yīng)，它們的尺寸相同。下部芯片3的芯片間接合焊盤61的交錯(cuò)布置僅僅是示例性的并且在其他實(shí)施例中，它們布置成多種其他配置。當(dāng)芯片間接合焊盤61的寬度大于、等于、或接近對(duì)應(yīng)的列電路區(qū)域23和行電路區(qū)域25的對(duì)應(yīng)寬度52、54時(shí)，有利地使用圖4所示的交錯(cuò)的布置。在寬度52和58約為
1.1微米的實(shí)施例中，芯片間接合焊盤可以需要不大于0.5微米的寬度，從而如圖3所示那樣彼此鄰近地設(shè)置。在這個(gè)實(shí)施例中，如果芯片間接合焊盤具有大于0.5微米的寬度的話，那么便有益地使用如圖4所示那樣的交錯(cuò)的布置。這些數(shù)字值僅僅是示例性的并且在其他實(shí)施例中，各個(gè)其他數(shù)字值示出了芯片間接合焊盤的位置。對(duì)彼此鄰近設(shè)置的芯片間接合焊盤的各種其他限制導(dǎo)致各種交錯(cuò)的布置，如圖4中所示的布置。[0049]圖5示出了另一個(gè)示例性的實(shí)施例，在其中，芯片間接合焊盤65處在另一個(gè)交錯(cuò)的布置中，盡管芯片間接合焊盤65的尺寸被構(gòu)造成分別小于對(duì)應(yīng)的列電路區(qū)域23和行電路區(qū)域25的寬度52、54。各種設(shè)計(jì)規(guī)則也可以保證將芯片間接合焊盤65設(shè)置在交錯(cuò)的布置中。
[0050]在圖6中，芯片間接合焊盤65的寬度分別小于列電路區(qū)域23和行電路區(qū)域25的寬度52、54。在每個(gè)列電路區(qū)域23和每個(gè)行電路區(qū)域25中，存在兩個(gè)芯片間接合焊盤65并且這兩個(gè)芯片間接合焊盤65對(duì)應(yīng)于處在像素陣列11的相關(guān)的行或列上的兩個(gè)芯片間接合焊盤67。在圖6所示的布置的一個(gè)實(shí)施例中，每個(gè)列7和每個(gè)行9均包括兩條信號(hào)線，每條信號(hào)線均與對(duì)應(yīng)的芯片間接合焊盤67相關(guān)。
[0051]圖7示出了另一個(gè)示例性的布置，在其中列電路區(qū)域23以及在其中行電路區(qū)域25被分成兩個(gè)以上的組。上部芯片1包括布置在列7和行9中的像素5并且每個(gè)列7和行9均包括相關(guān)的芯片間接合焊盤13。每個(gè)芯片間接合焊盤13都對(duì)應(yīng)于下部芯片3的芯片間接合焊盤31。像素陣列11的每個(gè)行9均具有一個(gè)對(duì)應(yīng)的行電路區(qū)域25，而每個(gè)列7均具有一個(gè)對(duì)應(yīng)的列電路區(qū)域23，反之亦然。每個(gè)列電路區(qū)域23和每個(gè)行電路區(qū)域25均包括一個(gè)芯片間接合焊盤31。圖7示出了一個(gè)實(shí)施例，其中，每個(gè)行電路區(qū)域25通過一組芯片間接合焊盤13、31與對(duì)應(yīng)的行9相連接，并且其中每個(gè)列電路區(qū)域23也通過一組芯片間接合焊盤13、31與對(duì)應(yīng)的列7相連接。在圖7的實(shí)施例中，行電路區(qū)域25分成了四組71。列電路區(qū)域23被分成六組73。區(qū)域43和47中包括有額外的電路。額外的電路43、47包括各種控制電路、定時(shí)發(fā)生器以及其他外圍電路，諸如，偏壓發(fā)生器、產(chǎn)生參考電壓的參考發(fā)生器、低壓降穩(wěn)壓器、總放大器和ADC、產(chǎn)生傳感器定時(shí)控制信號(hào)的控制電路、鎖相環(huán)路時(shí)鐘發(fā)生器等，并且該額外的電路在各個(gè)實(shí)施例中使用圖7中未示出的連接與多個(gè)其他部件相連接。
[0052]圖8是示出了在其中像素81的每個(gè)行79均包括三個(gè)控制信號(hào)線83的實(shí)施例的俯視圖。每個(gè)信號(hào)線83均與相關(guān)的芯片間接合焊盤85相連接。每個(gè)芯片間接合焊盤85均包括至少一個(gè)上金屬結(jié)合層87和通孔89。在所示實(shí)施例中，像素行79內(nèi)的芯片間接合焊盤85彼此間相互交錯(cuò)。另外，與像素行79鄰近設(shè)置的芯片接合焊盤85處在沿著所示實(shí)施例中的y軸線的相同位置中，但在其他實(shí)施例中可以使用其他布置。
[0053]現(xiàn)參考圖8和圖9，圖9示出了示例性的2X2，4個(gè)共享的像素單元的布置，該布置不包括行選擇晶體管。圖9的電路圖示出了像素陣列的說明性部分99并且包括四行的部分，行101、行013、行105和行107以及四列的部分，列109、列111、列113和列115。在這個(gè)說明性的實(shí)施例中，像素單元125是2 X 2，4個(gè)共享的像素單元并且每個(gè)像素均包括相關(guān)的光電二極管127以及多個(gè)像素單元晶體管129。像素單元晶體管129共享相同的電荷感應(yīng)節(jié)點(diǎn)126。每行包括三個(gè)行控制信號(hào)線119而每列包括兩個(gè)列控制信號(hào)線121。根據(jù)一個(gè)實(shí)施例，兩個(gè)鄰近的行101和103中的行控制信號(hào)線119包括兩個(gè)NM0S傳輸柵極信號(hào)線TRF0和TRF1、一個(gè)復(fù)位柵極信號(hào)線以及與圖8的信號(hào)線TRFO、TRF1、RSTG和RSTV相同的一個(gè)信號(hào)線83。在該說明性實(shí)施例中，兩列信號(hào)線121是列總線和列電源電壓。
[0054]在其他實(shí)施例中使用了在像素陣列的行或列中布置多個(gè)芯片間接合焊盤85的多種其他布置，包括有本發(fā)明的其他實(shí)施例中的其他η X η像素單元布置。
[0055]圖10是截面圖，示出了在晶圓接合界面135上與下部芯片3相接合的上部芯片1。在晶圓接合界面135上，下部芯片3的芯片間接合焊盤137與上部芯片1的對(duì)應(yīng)的芯片接合焊盤139相接合，從而將芯片1、3電連接在一起。之前描述了各種將上部芯片1裝配在下部芯片3上的各種手段并且這些手段被用來(lái)以芯片對(duì)芯片方式、晶圓對(duì)晶圓方式或芯片對(duì)晶圓方式將兩個(gè)芯片接合在一起。在一個(gè)實(shí)施例中，下部芯片3包括帶有設(shè)置在其上的電介質(zhì)143的半導(dǎo)體部分141，并且芯片間接合焊盤137通過金屬互連147與形成在下部芯片3中的行電路的部件145相連接。上部芯片1的像素陣列包括標(biāo)記了的“像素1”、“像素2”和“像素3”，這些像素彼此鄰近，諸如，沿著形成在上部芯片1的像素陣列的對(duì)應(yīng)的行形成。光電二極管接觸件151通過金屬互連結(jié)構(gòu)153和形成在電介質(zhì)157中的列總線155與芯片間接合焊盤139相連接。根據(jù)圖10所示的實(shí)施例，每個(gè)像素均具有通過平坦化層165和透明的電介質(zhì)167相分開的相關(guān)的微透鏡161和濾色器163。
[0056]在一個(gè)實(shí)施例中，提供了 3D圖像傳感器。該3D圖像傳感器包括:在其上具有像素陣列的上部芯片和帶有列電路的下部芯片，行電路和其上的其他非間距匹配的模數(shù)信號(hào)處理電路。列電路分別設(shè)置在下部芯片上的對(duì)應(yīng)的矩形列電路區(qū)域中并且每個(gè)均對(duì)應(yīng)于像素陣列的列，而行電路分別設(shè)置在下部芯片中的對(duì)應(yīng)的矩形行電路區(qū)域中并且每個(gè)均對(duì)應(yīng)于像素陣列的一行。矩形的行電路區(qū)域彼此并行布置并且與矩形的列電路區(qū)域垂直。上部芯片堆疊在下部芯片上方并且與其電連接。
[0057]在另一個(gè)實(shí)施例中，提供了一種形成3D圖像傳感器的方法。該方法包括:提供上襯底和在其芯片上形成像素陣列；提供下襯底并且在其下部芯片上形成列電路和行電路，包括在對(duì)應(yīng)的矩形列電路區(qū)域中形成列電路，每個(gè)列電路均對(duì)應(yīng)于像素陣列的列，并且在對(duì)應(yīng)的矩形行電路區(qū)域中形成行電路，每個(gè)行電路均對(duì)應(yīng)于像素陣列的行，其中，矩形行電路區(qū)域彼此并行布置并且與矩形列電路區(qū)域垂直。該方法還包括在下部芯片上裝配上部芯片并且將上部芯片與下部芯片相接合。
[0058]在另一個(gè)實(shí)施例中，提供了一種3D圖像傳感器。該3D圖像傳感器包括:其上帶有像素陣列的上部芯片，像素陣列的每個(gè)像素行包括多個(gè)信號(hào)線；其上帶有列電路和行電路的下部芯片；列電路分別設(shè)置在下部芯片上的對(duì)應(yīng)的矩形列電路區(qū)域中并且每個(gè)均對(duì)應(yīng)于像素陣列的列且具有基本上等于像素陣列的列寬的寬度。行電路分別設(shè)置在下部芯片上的對(duì)應(yīng)的矩形行電路區(qū)域中并且每個(gè)均對(duì)應(yīng)于像素陣列的行且包括與多條信號(hào)線相連接的對(duì)應(yīng)的多個(gè)接觸件。矩形行電路區(qū)域彼此并行布置并且與矩形列電路區(qū)域垂直。上部芯片堆疊在下部芯片上方并且與其電連接。矩形列電路區(qū)域被分成多個(gè)不同的列電路組，每個(gè)列電路組均包括多個(gè)彼此鄰近地布置的矩形列電路區(qū)域，而矩形行電路區(qū)域被分成多個(gè)行電路組，每個(gè)行電路組均包括多個(gè)彼此鄰近布置的矩形行電路區(qū)域。
[0059]以上僅僅示出了本發(fā)明的原理。由此應(yīng)該理解，本領(lǐng)域的技術(shù)人員能夠推導(dǎo)出各種布置，盡管在此沒有詳細(xì)描述或示出這些布置，但仍可實(shí)施本發(fā)明的原理并且包括在理念和范圍內(nèi)。另外，在此所引用的所有實(shí)例和條件語(yǔ)言原則上專門僅出于教學(xué)目的并且旨在使讀者理解發(fā)明人所提供的本發(fā)明的原理和理念從而發(fā)展現(xiàn)有技術(shù)，并且在不限制所引用的具體實(shí)例和條件的情況下進(jìn)行解釋。而且，在此詳述了本發(fā)明的所有原理、方面，和實(shí)施例以及其具體實(shí)例的描述旨在包括其結(jié)構(gòu)和功能等效物兩者。另外，這種等效物旨在包括現(xiàn)公知的等效物和將來(lái)發(fā)展的等效物，即，無(wú)論結(jié)構(gòu)如何，被發(fā)展成實(shí)施相同功能的任意元件。[0060]旨在接合附圖中的視圖來(lái)閱讀示例性實(shí)施例的說明，這些視圖被視作是整個(gè)書面描述的部分。在該說明中，相關(guān)的術(shù)語(yǔ)諸如“下面的”、“上面的”、“水平的”、“垂直的”、“在...上面”、“在...下面”、“在...之上”、“在...之下”、“頂部”和“底部”以及其衍生物(例如，“水平地”、“向下地”、“向上地”等)在論述過程中應(yīng)該被理解成涉及了隨后所描述的或圖中所示的方位。這些相關(guān)術(shù)語(yǔ)用于簡(jiǎn)化說明并且不要求以具體的方位構(gòu)造或操作裝置。除非另行說明，關(guān)于接合、連接等的術(shù)語(yǔ)，如“連接的”和“互連的”指的是直接地或間接地通過中介結(jié)構(gòu)固定或連接的結(jié)構(gòu)之間的關(guān)系，以及兩個(gè)可運(yùn)動(dòng)的或剛性的連接物或關(guān)系。
[0061]盡管根據(jù)示例性實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，但并不局限于此。然而，應(yīng)該更為廣泛地理解所附的權(quán)利要求，其包括本發(fā)明的其他變型和實(shí)施例，本領(lǐng)域的技術(shù)人員可以在不背離本發(fā)明的等效范圍的情況下實(shí)現(xiàn)這些變型和實(shí)施例。
【權(quán)利要求】
1.一種3D圖像傳感器,包括: 第一芯片，其上具有像素陣列； 第二芯片，其上具有列電路和行電路； 每個(gè)所述列電路均設(shè)置在所述第二芯片的對(duì)應(yīng)列電路區(qū)域中，并且每個(gè)所述列電路均對(duì)應(yīng)于所述像素陣列中的一列； 每個(gè)所述行電路均設(shè)置在所述第二芯片的對(duì)應(yīng)行電路區(qū)域中，并且每個(gè)所述行電路均對(duì)應(yīng)于所述像素陣列中的一行； 所述行電路區(qū)域被布置為彼此平行且垂直于矩形的所述列電路區(qū)域，并且 其中，所述第一芯片堆疊在所述第二芯片上方并且與所述第二芯片電連接。
2.根據(jù)權(quán)利要求1所述的3D圖像傳感器，其中，所述第一芯片上不包括所述列電路和所述行電路，所述第一芯片裝配在所述第二芯片上并且與所述第二芯片直接接合。
3.根據(jù)權(quán)利要求1所述的3D圖像傳感器，其中，所述列電路包括輸出數(shù)據(jù)采集電路。
4.根據(jù)權(quán)利要求3所述的3D圖像傳感器，其中，所述輸出數(shù)據(jù)采集電路被配置成將信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并且所述行電路包括控制電路。
5.根據(jù)權(quán)利要求1所述的3D圖像傳感器，其中，所述行電路包括控制電路。
6.根據(jù)權(quán)利要求5所述的3D圖像傳感器，其中，所述控制電路包括布線重置器、解碼器和移位寄存器部件，并且所述列電路包括驅(qū)動(dòng)像素源極跟隨器的電流源、模擬開關(guān)和多路復(fù)用電路、放大器和列并行ADC (模數(shù)轉(zhuǎn)換器)中的至少一個(gè)。
7.根據(jù)權(quán)利要求1所述的3D圖 像傳感器，其中，每個(gè)所述列電路區(qū)域均為矩形且寬度與所述像素陣列的像素列的寬度基本相等，并且所述第一芯片包括單氧化物NMOS芯片，所述第二芯片包括雙氧化物CMOS芯片。
8.根據(jù)權(quán)利要求1所述的3D圖像傳感器，其中，每個(gè)所述行電路區(qū)域均為矩形且寬度與所述像素陣列的像素行的寬度基本相等，并且所述第一芯片包括單氧化物NMOS芯片，所述第二芯片包括雙氧化物CMOS芯片。
9.一種形成3D圖像傳感器的方法，所述方法包括: 提供第一襯底并在所述第一襯底的第一芯片上形成像素陣列； 提供第二襯底并在所述第二襯底的第二芯片上形成列電路和行電路，包括在對(duì)應(yīng)的矩形列電路區(qū)域中形成每一個(gè)都對(duì)應(yīng)于所述像素陣列中的一列的所述列電路以及在對(duì)應(yīng)的矩形行電路區(qū)域中形成每一個(gè)都對(duì)應(yīng)于所述像素陣列中的一行的所述行電路，其中，所述矩形行電路區(qū)域被布置為彼此平行且與所述矩形列電路區(qū)域垂直；以及 在所述第二芯片上裝配所述第一芯片并且將所述第一芯片與所述第二芯片相接合。
10.一種3D圖像傳感器，包括: 第一芯片，其上具有像素陣列，所述像素陣列的每個(gè)像素行都包括多條信號(hào)線； 第二芯片，其上具有列電路和行電路； 所述列電路均設(shè)置在所述第二芯片上的對(duì)應(yīng)的矩形列電路區(qū)域中，每個(gè)所述列電路均對(duì)應(yīng)于所述像素陣列中的一列，并且每個(gè)所述列電路的寬度都與所述像素陣列的所述一列的寬度基本相等； 所述行電路均設(shè)置在所述第二芯片上的對(duì)應(yīng)的矩形行電路區(qū)域中，每個(gè)所述行電路均對(duì)應(yīng)于所述像素陣列中的一行，并且每個(gè)所述行電路均包括與所述多條信號(hào)線相連接的對(duì)應(yīng)的多個(gè)接觸件； 所述矩形行電路區(qū)域被布置為彼此平行且與所述矩形列電路區(qū)域垂直，并且其中，所述第一芯片堆疊在所述第二芯片上方并且與所述第二芯片電連接，所述矩形列電路區(qū)域被分成多個(gè)不同的列電路組，每個(gè)所述列電路組均包括多個(gè)彼此鄰近布置的所述矩形列電路區(qū)域，并且所述矩形行電路區(qū)域被分成多個(gè)行電路組，每個(gè)所述行電路組均包括多個(gè)彼此鄰近 布置的所述矩形行電路區(qū)域。
【文檔編號(hào)】H04N5/374GK103681703SQ201310004213
【公開日】2014年3月26日 申請(qǐng)日期:2013年1月6日 優(yōu)先權(quán)日:2012年9月14日
【發(fā)明者】趙亦平, 周國(guó)煜, 薛福隆 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司