專利名稱：一種基于dtmb接收機(jī)的3780點(diǎn)fft處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于信號(hào)處理技術(shù)領(lǐng)域，特別涉及一種基于DTMB (地面數(shù)字電視多媒體廣播)的高速3780點(diǎn)FFT處理器實(shí)現(xiàn)技術(shù)。
背景技術(shù)：
近年來(lái)，DTMB —直是無(wú)線領(lǐng)域關(guān)注的熱點(diǎn)之一，DTMB標(biāo)準(zhǔn)(GB20600-2006)的多載波傳輸模式采用時(shí)域同步正交頻分復(fù)用(TDS-OFDM)作為核心技術(shù)，其調(diào)制/解調(diào)過(guò)程分別由3780點(diǎn)IFFT/FFT實(shí)現(xiàn)。在接收機(jī)設(shè)計(jì)中，為了實(shí)現(xiàn)TDS-OFDM解調(diào)，需要進(jìn)行多次快速傅里葉變換(FFT)，F(xiàn)FT處理器占據(jù)了 DTMB接收機(jī)系統(tǒng)大量的運(yùn)算時(shí)間及資源，在很大程度上決定了 DTMB接收機(jī)的功耗和復(fù)雜度。目前，對(duì)于3780點(diǎn)FFT處理器的設(shè)計(jì)主要有兩種實(shí)現(xiàn)思路:(I)使用插值法，將3780點(diǎn)通過(guò)內(nèi)插得到4096點(diǎn)，利用現(xiàn)已成熟的基_2或基_4算法得到4096點(diǎn)的FFT，再通過(guò)減采樣得到3780點(diǎn)FFT結(jié)果；(2)利用素因子算法，將3780點(diǎn)分解成27X 140，其中27點(diǎn)FFT利用混合基FFT算法分解為3X9，140點(diǎn)FFT利用素因子算法分解為7X 5X4，3、4、5、7、9點(diǎn)的FFT分別用Winorgad傅里葉變換算法(WFTA)算法實(shí)現(xiàn)。方法(I)通過(guò)將3780點(diǎn)內(nèi)插為4096點(diǎn)，降低了硬件實(shí)現(xiàn)的復(fù)雜度，但同時(shí)也引入了運(yùn)算誤差，使計(jì)算精度降低，因此很少在工程實(shí)現(xiàn)中采用；工程實(shí)現(xiàn)中一般采用方法(2)進(jìn)行3780點(diǎn)FFT處理器設(shè)計(jì)。常用的設(shè)計(jì)結(jié)構(gòu)是，采用流水線結(jié)構(gòu)，由不同基WFTA運(yùn)算單元級(jí)聯(lián)實(shí)現(xiàn)。其中，每個(gè)WFTA運(yùn)算單元采用串行結(jié)構(gòu)進(jìn)行硬件設(shè)計(jì)，即每個(gè)時(shí)鐘周期輸入一個(gè)數(shù)據(jù)，同時(shí)每個(gè)時(shí)鐘周期也僅有一個(gè)運(yùn)算結(jié)果輸出。由于采用的串行結(jié)構(gòu)，限制了 FFT處理器的數(shù)據(jù)吞吐率。

實(shí)用新型內(nèi)容有鑒于此，本實(shí)用新型的發(fā)明目的在于:提供一種基于全流水線的并行3780點(diǎn)FFT處理裝置，不僅能精確的進(jìn)行3780點(diǎn)的IFFT/FFT運(yùn)算處理，而且能有效提高數(shù)據(jù)吞吐率，提升3780點(diǎn)FFT處理裝置的處理性能。本實(shí)用新型的一種基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，包括FFT/IFFT運(yùn)算控制模塊、輸入緩存模塊、27點(diǎn)FFT運(yùn)算模塊、矩陣轉(zhuǎn)置模塊、140點(diǎn)FFT運(yùn)算模塊、輸出緩存模塊，輸入緩存模塊，與FFT/IFFT運(yùn)算控制模塊連接，對(duì)輸入數(shù)據(jù)進(jìn)行緩存，并將串行輸入的3780點(diǎn)數(shù)據(jù)調(diào)整為9路并行數(shù)據(jù)輸出；27點(diǎn)FFT運(yùn)算模塊，與所述輸入緩存模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，以9路并行方式進(jìn)行27點(diǎn)FFT運(yùn)算； 還包括矩陣轉(zhuǎn)置模塊，與所述27點(diǎn)FFT運(yùn)算模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，對(duì)中間結(jié)果進(jìn)行緩存，將9路并行輸入的數(shù)據(jù)調(diào)整為7路并行數(shù)據(jù)輸出；[0012]140點(diǎn)FFT運(yùn)算模塊，與所述矩陣轉(zhuǎn)置模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，以7路并行方式進(jìn)行140點(diǎn)FFT運(yùn)算，并輸出4路并行數(shù)據(jù)；輸出緩存模塊，與所述140點(diǎn)FFT模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，對(duì)運(yùn)算結(jié)果進(jìn)行緩存，并根據(jù)輸出順序，串行輸出3780個(gè)數(shù)據(jù)。在本實(shí)用新型的內(nèi)部結(jié)構(gòu)中，由于不同基運(yùn)算單元均采用并行結(jié)構(gòu)構(gòu)成了本實(shí)用新型的高速3780點(diǎn)FFT處理器，有效的提高了數(shù)據(jù)吞吐率，以供DTMB接收機(jī)其他處理單元復(fù)用，保證在一個(gè)信號(hào)幀時(shí)間內(nèi)完成多次FFT運(yùn)算，從而在整體上減少DTMB接收機(jī)的邏輯資源消耗。為了實(shí)現(xiàn)輸入緩存模塊將串行輸入的3780點(diǎn)數(shù)據(jù)調(diào)整成9路并行數(shù)據(jù)輸出，本實(shí)用新型的輸入緩存模塊包括兩組存儲(chǔ)器，其中每組存儲(chǔ)器包括18個(gè)存儲(chǔ)單元，所述FFT/IFFT運(yùn)算控制模塊控制兩組存儲(chǔ)器進(jìn)行乒乓存儲(chǔ)操作。綜上所述，由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果是:與現(xiàn)有的串行結(jié)構(gòu)的基于素因子算法的3780點(diǎn)FFT處理裝置相比，能有效提高數(shù)據(jù)吞吐率，提升3780點(diǎn)FFT處理裝置的處理性能，從而在整體上減少DTMB接收機(jī)的邏輯資源消耗。

本實(shí)用新型將通過(guò)例子并參照附圖的方式說(shuō)明，其中:圖1是本實(shí)用新型的架構(gòu)示意圖；圖2是本實(shí)用新型的電路結(jié)構(gòu)示意圖；圖3是本實(shí)用新型的輸入緩存模塊結(jié)構(gòu)示意圖；圖4是本實(shí)用新型的140點(diǎn)FFT運(yùn)算吞吐率協(xié)調(diào)原則示意圖；圖5是本實(shí)用新型的WFTA運(yùn)算單元結(jié)構(gòu)示意圖。圖6是本實(shí)用新型的輸出緩存模塊結(jié)構(gòu)示意圖；圖中標(biāo)記:1-輸入緩存模塊，2-27點(diǎn)FFT運(yùn)算模塊、3-140點(diǎn)FFT運(yùn)算模塊、4_輸出緩存模塊。
具體實(shí)施方式
本說(shuō)明書(shū)中公開(kāi)的所有特征，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。本說(shuō)明書(shū)(包括任何附加權(quán)利要求、摘要和附圖)中公開(kāi)的任一特征，除非特別敘述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個(gè)特征只是一系列等效或類似特征中的一個(gè)例子而已。參見(jiàn)圖1，本實(shí)用新型的3780點(diǎn)FFT處理裝置包括FFT/IFFT運(yùn)算控制模塊，用來(lái)控制以下模塊的運(yùn)算處理操作:輸入緩存模塊、27點(diǎn)FFT運(yùn)算模塊、矩陣轉(zhuǎn)置模塊、140點(diǎn)FFT運(yùn)算模塊和輸出緩存模塊，上述各模塊順序連接。其中輸入緩存模塊將I路串行輸入的3780個(gè)數(shù)據(jù)調(diào)整成9路并行數(shù)據(jù)輸出；27點(diǎn)FFT運(yùn)算模塊輸入輸出均為9路并行數(shù)據(jù)；矩陣轉(zhuǎn)置模塊輸入為9路并行數(shù)據(jù)，輸出為7路并行數(shù)據(jù)；140點(diǎn)FFT運(yùn)算模塊輸入為7路并行數(shù)據(jù)，輸出為4路并行數(shù)據(jù)；輸出緩存模塊輸入為4路并行數(shù)據(jù)，輸出為I路串行數(shù)據(jù)；上述27點(diǎn)FFT運(yùn)算模塊和140點(diǎn)FFT運(yùn)算模塊按乒乓方式分式交替進(jìn)行運(yùn)算處理，具體的電路結(jié)構(gòu)如圖2所示。為保證流水線處理的高速進(jìn)行，本實(shí)用新型的輸入緩存模塊采用兩組存儲(chǔ)器進(jìn)行乒乓存儲(chǔ)操作，如圖2所示的3780點(diǎn)緩存A、3780點(diǎn)緩存B，其中，每組存儲(chǔ)器又包括9路實(shí)虛部共18個(gè)深度512的IObit RAM，如圖3所示。輸入緩存模塊實(shí)現(xiàn)的功能是:接收串行輸入的3780個(gè)數(shù)據(jù)，按照數(shù)據(jù)映射關(guān)系，將輸入數(shù)據(jù)調(diào)整成9路，每路420個(gè)數(shù)據(jù)，經(jīng)過(guò)緩存后，對(duì)數(shù)據(jù)以9路并行方式輸出給27點(diǎn)FFT運(yùn)算模塊，以滿足27點(diǎn)FFT模塊的9路并行處理的要求。為了實(shí)現(xiàn)輸入緩存模塊功能，該模塊內(nèi)部使用36個(gè)深度為512的10 bit RAM，對(duì)輸入數(shù)據(jù)進(jìn)行存儲(chǔ)。對(duì)于從(Γ3779順序的數(shù)據(jù)來(lái)說(shuō)，每個(gè)數(shù)據(jù)都依據(jù)固定的映射關(guān)系映射到特定RAM的特定地址上。根據(jù)3780個(gè)數(shù)據(jù)在9個(gè)RAM中已知的存儲(chǔ)位置，產(chǎn)生相應(yīng)的存儲(chǔ)選擇(存儲(chǔ)選擇由選擇器實(shí)現(xiàn))、存儲(chǔ)地址和寫(xiě)控制信號(hào)，并將其存儲(chǔ)在一個(gè)深度為4096的13 bitROM中，在本實(shí)用新型的FFT處理裝置工作時(shí)，將上述信號(hào)從ROM中依次讀出，用來(lái)控制9個(gè)RAM的寫(xiě)操作；讀取RAM時(shí)，每次讀出9路數(shù)據(jù)，按照地址累加的順序讀取即可。參見(jiàn)圖2，本實(shí)用新型的27點(diǎn)FFT運(yùn)算模塊分別以9和3的并行度進(jìn)行離散傅里葉變換(DFT)運(yùn)算，內(nèi)部結(jié)構(gòu)由9點(diǎn)、3點(diǎn)FFT運(yùn)算單元級(jí)聯(lián)構(gòu)成，在9點(diǎn)和3點(diǎn)FFT運(yùn)算單元之間設(shè)置有中間結(jié)果緩存器及旋轉(zhuǎn)因子乘法器，9點(diǎn)FFT運(yùn)算單元由I個(gè)9點(diǎn)WFTA運(yùn)算單元構(gòu)成，為了協(xié)調(diào)9點(diǎn)、3點(diǎn)FFT運(yùn)算單元之間的吞吐率，3點(diǎn)FFT運(yùn)算單元由3個(gè)3點(diǎn)WFTA運(yùn)算單元構(gòu)成?；谏鲜鼋Y(jié)構(gòu)，使得本實(shí)用新型的27點(diǎn)FFT運(yùn)算模塊以9路并行方式進(jìn)行DFT運(yùn)算；中間結(jié)果緩存器完成混合基算法所需要的整序功能，同時(shí)，為了滿足流水線的處理的高速進(jìn)行，Cachel內(nèi)部采用兩個(gè)長(zhǎng)度為27的寄存器組(27點(diǎn)緩存A、27點(diǎn)緩存B)，實(shí)現(xiàn)乒乓操作。在本實(shí)用新型中，27點(diǎn)FFT運(yùn)算模塊以9路并行方式輸出3780個(gè)中間結(jié)果，矩陣轉(zhuǎn)置模塊的作用是將輸入的9X420個(gè)數(shù)據(jù)轉(zhuǎn)置成7X540個(gè)數(shù)據(jù)的形式，使得7X540數(shù)據(jù)的每列為7個(gè)數(shù)據(jù)，為后級(jí)140點(diǎn)F`FT運(yùn)算模塊提供7路并行數(shù)據(jù)輸入。參見(jiàn)圖2，本實(shí)用新型的140點(diǎn)FFT運(yùn)算模塊內(nèi)部首先由素因子算法實(shí)現(xiàn)35點(diǎn)和4點(diǎn)FFT運(yùn)算單元的級(jí)聯(lián)，而35點(diǎn)FFT運(yùn)算單元又由素因子算法分解為7點(diǎn)、5點(diǎn)FFT運(yùn)算單元級(jí)聯(lián)實(shí)現(xiàn)，且兩次級(jí)聯(lián)之間分別由中間結(jié)果緩存器(35點(diǎn)緩存A、35點(diǎn)緩存B，140點(diǎn)緩存A、140點(diǎn)緩存B)進(jìn)行140點(diǎn)及35點(diǎn)中間結(jié)果的整序操作。在140點(diǎn)FFT運(yùn)算模塊中，所述7點(diǎn)、5點(diǎn)和4點(diǎn)FFT運(yùn)算單元分別由I個(gè)7點(diǎn)、5點(diǎn)和4點(diǎn)WFTA運(yùn)算單元構(gòu)成。140點(diǎn)FFT運(yùn)算模塊的吞吐率的協(xié)調(diào)原則參見(jiàn)圖4為:7點(diǎn)、5點(diǎn)和4點(diǎn)FFT運(yùn)算單元分別以7、5和4的并行度進(jìn)行DFT運(yùn)算。不同基WFTA運(yùn)算單元間吞吐率的協(xié)調(diào)原則是，高并行度運(yùn)算單元的處理速度同步于低并行度處理單元。例如，對(duì)于35 (35=7X5)FFT運(yùn)算單元，完成一次35點(diǎn)FFT運(yùn)算，7點(diǎn)和5點(diǎn)WFTA運(yùn)算單元各需5個(gè)和7個(gè)時(shí)鐘周期，可通過(guò)控制信號(hào)，占用每7個(gè)時(shí)鐘周期中的5個(gè)完成一次7點(diǎn)WFTA運(yùn)算，使35點(diǎn)FFT的運(yùn)算速度同步于5點(diǎn)WFTA運(yùn)算單元，即完成一次35點(diǎn)FFT運(yùn)算需要7個(gè)時(shí)鐘周期；同理，140點(diǎn)FFT運(yùn)算速度同步于4點(diǎn)WFTA運(yùn)算單元，完成一次140點(diǎn)FFT運(yùn)算需要35個(gè)時(shí)鐘周期。為了實(shí)現(xiàn)高吞吐率的目的，本實(shí)用新型采用并行結(jié)構(gòu)進(jìn)行N (9、3、7、4、5)點(diǎn)WFTA運(yùn)算單元的硬件設(shè)計(jì)，對(duì)于N點(diǎn)WFTA運(yùn)算單元，每個(gè)時(shí)鐘周期輸入N點(diǎn)數(shù)據(jù)，同時(shí)每個(gè)時(shí)鐘周期也有N點(diǎn)計(jì)算結(jié)果輸出，參見(jiàn)圖5，包括3組寄存器，每組N個(gè)，2個(gè)累加器、N個(gè)乘法器，以及系數(shù)矩陣C、B、G ;第一組、第二組寄存器分別位于累加器I的輸入端、輸出端，所述第二組寄存器再分別與N個(gè)乘法器相連，且N個(gè)乘法器位于累加器2的輸入端，第三組寄存器位于第二累加器的輸出端；系數(shù)矩陣C、B分別作用于2個(gè)累加器，所起的作用是，決定了累加器中各累加元素的系數(shù)；系數(shù)矩陣G作用于N個(gè)乘法器，所起的作用是在每一個(gè)乘法器上乘以一個(gè)系數(shù)(實(shí)數(shù)或者復(fù)數(shù))。本實(shí)用型的輸出緩存模塊用于接收140點(diǎn)FFT運(yùn)算模塊的4路并行輸出結(jié)果，對(duì)其緩存后，按實(shí)際輸出順序串行輸出3780個(gè)FFT結(jié)果。為了與140點(diǎn)FFT運(yùn)算模塊的4路數(shù)據(jù)并行輸出相匹配，采用兩組存儲(chǔ)器，其中每組存儲(chǔ)器包括8個(gè)深度為1024的ISbitRAM,同時(shí)，為保證流水線處理的高速進(jìn)行，F(xiàn)FT/IFFT運(yùn)算控制模塊控制兩組存儲(chǔ)器進(jìn)行乒乓存儲(chǔ)操作。硬件結(jié)構(gòu)如圖6所示，輸入數(shù)據(jù)為140點(diǎn)FFT模塊的4路并行輸出結(jié)果，在寫(xiě)控制模塊的作用下，將輸入數(shù)據(jù)以地址累加的方式寫(xiě)入到各RAM中；對(duì)RAM中存儲(chǔ)的3780個(gè)FFT結(jié)果進(jìn)行輸出時(shí)，需要按3780點(diǎn)FFT的實(shí)際輸出順序?qū)⑵湟来巫x出即可。本實(shí)用新型中，27點(diǎn)FFT運(yùn)算單元完成3780個(gè)數(shù)據(jù)的FFT運(yùn)算需要420個(gè)時(shí)鐘周期，140點(diǎn)FFT運(yùn)算單元完成3780個(gè)中間結(jié)果的FFT運(yùn)算需要945個(gè)時(shí)鐘周期，再加上一些緩存等導(dǎo)致的延遲，完成整個(gè)3780點(diǎn)FFT運(yùn)算所需要的時(shí)間大約為1800個(gè)時(shí)鐘周期。與串行結(jié)構(gòu)的3780點(diǎn)FFT處理裝置相比，本實(shí)用新型的3780點(diǎn)FFT處理器，能用高2倍的邏輯資源換取4倍的高吞吐率。
權(quán)利要求1.種基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，包括FFT/IFFT運(yùn)算控制模塊、輸入緩存模塊、27點(diǎn)FFT運(yùn)算模塊、140點(diǎn)FFT運(yùn)算模塊、輸出緩存模塊，其特征在于， 輸入緩存模塊，與FFT/IFFT運(yùn)算控制模塊連接，對(duì)輸入數(shù)據(jù)進(jìn)行緩存，并將串行輸入的3780點(diǎn)數(shù)據(jù)調(diào)整為9路并行數(shù)據(jù)輸出； 27點(diǎn)FFT運(yùn)算模塊，與所述輸入緩存模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，以9路并行方式進(jìn)行27點(diǎn)FFT運(yùn)算； 還包括矩陣轉(zhuǎn)置模塊，與所述27點(diǎn)FFT運(yùn)算模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，對(duì)中間結(jié)果進(jìn)行緩存，將9路并行輸入的數(shù)據(jù)調(diào)整為7路并行數(shù)據(jù)輸出； 140點(diǎn)FFT運(yùn)算模塊，與所述矩陣轉(zhuǎn)置模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，以7路并行方式進(jìn)行140點(diǎn)FFT運(yùn)算，并輸出4路并行數(shù)據(jù)； 輸出緩存模塊，與所述140點(diǎn)FFT模塊連接；在FFT/IFFT運(yùn)算控制模塊的控制下，對(duì)運(yùn)算結(jié)果進(jìn)行緩存，并根據(jù)輸出順序，串行輸出3780個(gè)數(shù)據(jù)。
2.權(quán)利要求1所述的基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，其特征在于，所述輸入緩存模塊包括兩組存儲(chǔ)器，其中每組存儲(chǔ)器包括18個(gè)存儲(chǔ)單元，所述FFT/IFFT運(yùn)算控制模塊控制兩組存儲(chǔ)器進(jìn)行乒乓存儲(chǔ)操作。
3.權(quán)利要求1所述的基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，其特征在于，所述27點(diǎn)FFT運(yùn)算模塊由9點(diǎn)、3點(diǎn)FFT運(yùn)算單元級(jí)聯(lián)構(gòu)成，在9點(diǎn)和3點(diǎn)FFT運(yùn)算單元之間設(shè)置有中間結(jié)果緩存器、旋轉(zhuǎn)因子乘法器，所述9點(diǎn)FFT運(yùn)算單元由I個(gè)9點(diǎn)WFTA運(yùn)算單元構(gòu)成，3點(diǎn)FFT運(yùn)算單元由3個(gè)3點(diǎn)WFTA運(yùn)算單元構(gòu)成。
4.權(quán)利要求1所述的基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，其特征在于，所述140點(diǎn)FFT模塊由7點(diǎn)、5點(diǎn)和4點(diǎn)FFT運(yùn)算單元級(jí)聯(lián)構(gòu)成，在各FFT運(yùn)算單元之間設(shè)置有中間結(jié)果緩存器，所述7點(diǎn)、5點(diǎn)和4點(diǎn)FFT運(yùn)算單元分別由I個(gè)7點(diǎn)、5點(diǎn)、4點(diǎn)WFTA運(yùn)算單元構(gòu)成。
5.權(quán)利要求1、2、3或4所述的基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，其特征在于，所述輸出緩存模塊包括兩組存儲(chǔ)器，其中每組存儲(chǔ)器包括8個(gè)存儲(chǔ)單元，所述FFT/IFFT運(yùn)算控制模塊控制兩組存儲(chǔ)器進(jìn)行乒乓存儲(chǔ)操作。
6.權(quán)利要求3或4所述的基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，其特征在于，N點(diǎn)WFTA運(yùn)算單元包括3組寄存器，每組N個(gè)，2個(gè)累加器、N個(gè)乘法器，以及系數(shù)矩陣C、B、G，所述第一組、第二組寄存器分別位于第一累加器的數(shù)據(jù)輸入端、輸出端，所述第二組寄存器分別與N個(gè)乘法器相連，所述N個(gè)乘法器位于累加器2的輸入端，第三組寄存器位于第二累加器的輸出端；系數(shù)矩陣C、B分別作用于2個(gè)累加器，系數(shù)矩陣G作用于N個(gè)乘法器，其中，N 為 9、3、7、4、5。
專利摘要本實(shí)用新型公開(kāi)了一種基于DTMB接收機(jī)的3780點(diǎn)FFT處理裝置，屬于信號(hào)處理技術(shù)領(lǐng)域。本實(shí)用新型包括FFT/IFFT運(yùn)算控制模塊，用來(lái)控制以下模塊的運(yùn)算處理操作輸入緩存模塊、27點(diǎn)FFT運(yùn)算模塊、矩陣轉(zhuǎn)置模塊、140點(diǎn)FFT運(yùn)算模塊和輸出緩存模塊，上述各模塊順序連接。其中輸入緩存模塊將1路串行輸入的3780個(gè)數(shù)據(jù)調(diào)整成9路并行輸出；27點(diǎn)FFT運(yùn)算模塊輸入輸出均為9路并行數(shù)據(jù)；矩陣轉(zhuǎn)置模塊輸入為9路并行數(shù)據(jù)，輸出為7路并行數(shù)據(jù)；140點(diǎn)FFT運(yùn)算模塊輸入為7路并行數(shù)據(jù)，輸出為4路并行數(shù)據(jù)；輸出緩存模塊輸入為4路并行數(shù)據(jù)，輸出為1路串行數(shù)據(jù)。本實(shí)用新型用于DTMB接收機(jī)，與串行結(jié)構(gòu)的FFT處理裝置相比，數(shù)據(jù)吞吐率高，能從整體上減少DTMB接收機(jī)的邏輯資源消耗。
文檔編號(hào)H04L27/26GK202931372SQ20122063755
公開(kāi)日2013年5月8日 申請(qǐng)日期2012年11月28日 優(yōu)先權(quán)日2012年11月28日
發(fā)明者劉光輝, 朱婧 申請(qǐng)人:電子科技大學(xué)