專利名稱：監(jiān)控視頻實(shí)時拼接裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及監(jiān)控視頻拼接裝置。
背景技術(shù)：
隨著視頻監(jiān)控的迅速發(fā)展，市場應(yīng)用不斷向深度、 廣度拓展，促進(jìn)了視頻監(jiān)控技術(shù)的快速進(jìn)步。為了滿足能夠同時看到更廣泛的監(jiān)控場景的市場需求，廣角和全景視頻監(jiān)控技術(shù)得到迅速發(fā)展。國內(nèi)視頻監(jiān)控行業(yè)實(shí)現(xiàn)廣角、全景視頻監(jiān)控的主要方法有(I)使用廣角鏡頭和魚眼鏡頭擴(kuò)大視頻監(jiān)控的視場角；(2)球型攝像機(jī)，通過控制云臺旋轉(zhuǎn)實(shí)現(xiàn)對監(jiān)控區(qū)域的寬視角甚至360度的監(jiān)控；(3)采用多鏡頭拼接實(shí)現(xiàn)360度的監(jiān)控。目前，國內(nèi)監(jiān)控產(chǎn)品市場主要采用廣角鏡頭或魚眼鏡頭方法。采用魚眼鏡頭吸頂安裝可時實(shí)現(xiàn)360度全景監(jiān)控，壁裝時可實(shí)現(xiàn)180度范圍的監(jiān)控。但是，廣角鏡頭、魚眼鏡頭會造成畫面扭曲變形，特別是魚眼鏡頭，需要對輸出的視頻圖像進(jìn)行有效展開及處理，才獲得人眼習(xí)慣的平鋪圖像。該類產(chǎn)品的價格高、影像失真度較大，雖經(jīng)對圖像進(jìn)行有效處理，圖像彎曲變形依然比較非常明顯。球型攝像機(jī)雖能實(shí)現(xiàn)寬視角范圍內(nèi)的場景視頻監(jiān)控，但是該方式不能在同一時刻對監(jiān)控區(qū)域的全部對象進(jìn)行監(jiān)控，存在視覺盲區(qū)。由于存在轉(zhuǎn)動裝置，易磨損影響使用壽命。采用多鏡頭拼接的全景攝像機(jī)，它使用多個分布不同角度的普通攝像頭同時采集視頻，得到監(jiān)控區(qū)域內(nèi)全方位的視頻信號，大多數(shù)產(chǎn)品的各個攝像頭輸出信號彼此獨(dú)立，用戶只能直接觀察到某個角度的圖像，不能直觀整個監(jiān)控區(qū)域內(nèi)的情況，多路視頻同時傳輸亦增加了工程的復(fù)雜性和成本。針對上述技術(shù)現(xiàn)狀，就需要一種能夠?qū)⒍嗦窋z像頭輸出的存在部分景物重疊的視頻信號實(shí)時進(jìn)行空間匹配對準(zhǔn)，然后無縫拼接成一路寬場景的視頻，在一個顯示器上直接輸出拼接后的低失真視頻信號，實(shí)現(xiàn)寬廣角直觀的實(shí)時監(jiān)控。

實(shí)用新型內(nèi)容本實(shí)用新型是為了實(shí)現(xiàn)將多路攝像頭輸出的視頻信號進(jìn)行實(shí)時無縫拼接，從而提供一種監(jiān)控視頻實(shí)時拼接裝置。監(jiān)控視頻實(shí)時拼接裝置，它包括N個攝像頭，它還包括N個視頻解碼電路、視頻數(shù)模轉(zhuǎn)換電路、顯示器、視頻捕獲電路、Nios II微處理器、視頻顯示控制電路、圖像預(yù)處理及拼接電路和Avalon總線；視頻捕獲電路、Nios II微處理器和圖像預(yù)處理及拼接電路均掛接在Avalon內(nèi)部交換總線上；N個攝像頭的攝像頭信號輸出端分別與N個視頻解碼電路的攝像頭信號輸入端連接，N個視頻解碼電路的視頻信號輸出端分別與視頻捕獲電路的N路視頻信號輸入端連接；所述圖像預(yù)處理及拼接電路的圖像信號輸出端與視頻顯示控制電路的圖像信號輸入端連接；視頻顯示控制電路的視頻轉(zhuǎn)換信號輸出端與視頻數(shù)模轉(zhuǎn)換電路的視頻轉(zhuǎn)換信號輸入端連接；視頻數(shù)模轉(zhuǎn)換電路的顯示信號輸出端與顯示器的一號顯示信號輸入端連接；視頻顯示控制電路的顯示信號輸出端與顯示器的二號顯示信號輸入端連接；N為正整數(shù)。它還包括SDRAM存儲器和多端口 SDRAM控制器，所述多端口 SDRAM控制器的視頻信號輸入或輸出端與視頻捕獲電路的視頻信號輸出或輸入端連接；所述多端口 SDRAM控制器的圖像預(yù)處理信號輸入或輸出端與圖像預(yù)處理電路圖像預(yù)處理信號輸出或輸入端連接；所述多端口 SDRAM控制器的圖像拼接信號輸入或輸出端與圖像拼接電路的圖像拼接信號輸出或輸入端連接；所述多端口 SDRAM控制器的SDRAM控制信號輸出或輸入端與SDRAM存儲器的SDRAM控制信號輸入或輸出端連接。它還包括SRAM存儲器和SRAM控制器，所述SRAM控制器掛接在Avalon內(nèi)部交換總線上；SRAM控制器的SRAM控制信號輸入或輸出端與SRAM存儲器的SRAM控制信號輸出或輸入端連接。它還包括以太網(wǎng)接口和以太網(wǎng)接口控制器，所述以太網(wǎng)接口控制器的以太網(wǎng)接口信號輸出或輸入端與以太網(wǎng)接口的以太網(wǎng)接口信號輸入或輸出端連接。
監(jiān)控視頻實(shí)時拼接裝置，它包括N個攝像頭，它還包括N個視頻解碼電路、視頻數(shù)模轉(zhuǎn)換電路、顯示器、視頻捕獲電路、Nios II微處理器、視頻顯示控制電路和Avalon總線；視頻捕獲電路、Nios II微處理器、視頻顯示控制電路均掛接在Avalon總線上；N個攝像頭的攝像頭信號輸出端分別與N個視頻解碼電路的攝像頭信號輸入端連接，N個視頻解碼電路的視頻信號輸出端分別與視頻捕獲電路的N路視頻信號輸入端連接；視頻顯示控制電路的視頻轉(zhuǎn)換信號輸出端與視頻數(shù)模轉(zhuǎn)換電路的視頻轉(zhuǎn)換信號輸入端連接；視頻數(shù)模轉(zhuǎn)換電路的顯示信號輸出端與顯示器的一號顯示信號輸入端連接；視頻顯示控制電路的顯示信號輸出端與顯示器的二號顯示信號輸入端連接；N為正整數(shù)。它還包括SDRAM存儲器和多端口 SDRAM控制器，所述SDRAM控制器掛接在Avalon總線上；所述多端口 SDRAM控制器的視頻信號輸入或輸出端與視頻捕獲電路的視頻信號輸出或輸入端連接；所述多端口 SDRAM控制器的SDRAM控制信號輸出或輸入端與SDRAM存儲器的SDRAM控制信號輸入或輸出端連接。它還包括SRAM存儲器和SRAM控制器，所述SRAM控制器掛接在Avalon總線上；SRAM控制器的SRAM控制信號輸入或輸出端與SRAM存儲器的SRAM控制信號輸出或輸入端連接。它還包括以太網(wǎng)接口和以太網(wǎng)接口控制器，所述以太網(wǎng)接口控制器的以太網(wǎng)接口信號輸出或輸入端與以太網(wǎng)接口的以太網(wǎng)接口信號輸入或輸出端連接。有益效果本實(shí)用新型能夠?qū)⒍嗦窋z像頭輸出的視頻信號進(jìn)行實(shí)時無縫拼接，當(dāng)攝像頭的數(shù)量足夠時，可以構(gòu)成一種新型的360度全景攝像機(jī)。

圖I是本實(shí)用新型具體實(shí)施方式
一的結(jié)構(gòu)示意圖；圖2是具體實(shí)施方式
四的軟件實(shí)現(xiàn)流程圖；圖3是本實(shí)用新型具體實(shí)施方式
五的結(jié)構(gòu)示意圖；圖4是本實(shí)用新型具體實(shí)施方式
八的軟件實(shí)現(xiàn)流程圖。
具體實(shí)施方式
具體實(shí)施方式
一、結(jié)合圖I說明本具體實(shí)施方式
，監(jiān)控視頻實(shí)時拼接裝置，它包括N個攝像頭1，它還包括N個視頻解碼電路2、視頻數(shù)模轉(zhuǎn)換電路4、顯示器5、視頻捕獲電路31、Nios II微處理器32、視頻顯示控制電路33、圖像預(yù)處理及拼接電路34和Avalon總線36 ;視頻捕獲電路31、Nios II微處理器32和圖像預(yù)處理及拼接電路34均掛接在Avalon內(nèi)部交換總線36上；N個攝像頭I的攝像頭信號輸出端分別與N個視頻解碼電路2的攝像頭信號輸入端連接，N個視頻解碼電路2的視頻信號輸出端分別與視頻捕獲電路31的N路視頻信號輸入端連接；所述圖像預(yù)處理及拼接電路34的圖像信號輸出端與視頻顯示控制電路33的圖像信號輸入端連接；視頻顯示控制電路33的視頻轉(zhuǎn)換信號輸出端與視頻數(shù)模轉(zhuǎn)換電路4的視頻轉(zhuǎn)換信號輸入端連接；視頻數(shù)模轉(zhuǎn)換電路4的顯示信號輸出端與顯示器5的一號顯示信號輸入端連接；視頻顯示控制電路33的顯示信號輸出端與顯示器5的二號顯示信號輸入端連接；N為正整數(shù)。工作原理在視頻捕獲電路31的控制下，視頻解碼電路2將來自多個攝像頭I的多路視頻信號轉(zhuǎn)化為數(shù)字信號，通過圖像預(yù)處理電路34修正，進(jìn)入圖像拼接電路35實(shí)現(xiàn)每幀圖像的無縫拼接后，由視頻顯示控制電路33控制視頻數(shù)模轉(zhuǎn)換電路將拼接后的視頻實(shí) 時輸出至顯不器5。 本實(shí)施方式中，圖像預(yù)處理及拼接電路34可以采用FPGA控制電路實(shí)現(xiàn)，利用硬件描述語言HDL或C語言實(shí)現(xiàn)的功能電路，F(xiàn)PGA控制電路為Altera公司的Cyclone III系列芯片；利用SOPC Builder選用Nios II微處理器內(nèi)核，添加多端口 SDRAM控制器、以太網(wǎng)接口控制器等外設(shè)構(gòu)建Nios II微處理器系統(tǒng)硬件。利用硬件描述語言開發(fā)圖像預(yù)處理及拼接的功能電路，并掛接在Aval on總線上,定義相應(yīng)的訪問時序,實(shí)現(xiàn)Ni o s II處理器與上述電路之間的相互通訊。視頻輸出支持VGA接口和以太網(wǎng)接口 ；視頻解碼芯片2的型號為為ADV7180 ;視頻模數(shù)轉(zhuǎn)換芯片4的型號為ADV7123 ;以太網(wǎng)接口芯片的型號為DM9000A，SDRAM存儲器的型號為HY57V641620，SRAM存儲器的型號為IS61LV25616。利用Nios II IDE集成開發(fā)環(huán)境開發(fā)Nios II系統(tǒng)的應(yīng)用軟件，實(shí)現(xiàn)如下主要功能控制視頻捕獲電路將多路攝像頭輸出的模擬視頻信號轉(zhuǎn)換為數(shù)字信號(多路攝像頭以某種相對位置固定安裝的，相鄰鏡頭具有一定重疊場景)，每幀數(shù)字視頻信號經(jīng)圖像預(yù)處理電路的增強(qiáng)及幾何校正后進(jìn)入圖像拼接電路，利用圖像映射和插值等技術(shù)實(shí)現(xiàn)多路圖像的拼接(相鄰攝像機(jī)視頻重疊區(qū)域的拼接)，經(jīng)圖像融合技術(shù)使拼接后的圖像具有更高的視覺效果，控制視頻數(shù)模轉(zhuǎn)換芯片將拼接后的視頻信號輸出至顯示器。本裝置在正式使用之前需要進(jìn)行一次標(biāo)定，以確定圖像校正、拼接所需要的基本參數(shù)。標(biāo)定過程如下首先采用標(biāo)準(zhǔn)的視頻場景進(jìn)行拍攝，通過以太網(wǎng)接口將多路未處理的原始視頻信號傳送到PC機(jī)，然后利用PC機(jī)上開發(fā)的圖像處理軟件計算出圖像校正和拼接所需的各個變換參數(shù)，利用以太網(wǎng)接口將獲得的參數(shù)發(fā)到裝置中保存，以供視頻拼接時使用。與現(xiàn)有技術(shù)相比，本實(shí)用新型提供的監(jiān)控視頻實(shí)時拼接裝置的有益效果體現(xiàn)如下(1)對多個普通視場角攝像頭輸出的存在一定重疊場景的視頻信號進(jìn)行實(shí)時拼接，實(shí)現(xiàn)對監(jiān)控區(qū)域的寬視角無縫監(jiān)控；(2)系統(tǒng)的可靠性高，成本低；(3)可便捷地根據(jù)用戶的需要調(diào)整視頻拼接的路數(shù)；(4)可實(shí)現(xiàn)網(wǎng)絡(luò)視頻監(jiān)控功能。本實(shí)用新型具有體積小、成本低、結(jié)構(gòu)簡單、可靠性高、擴(kuò)展性強(qiáng)等特點(diǎn)。利用它能夠真實(shí)快速地表現(xiàn)寬視角范圍內(nèi)場景的全部影像信息，減輕監(jiān)控工作負(fù)擔(dān)，節(jié)省安防成本。在交通管理、監(jiān)控行業(yè)、公共場所等多種應(yīng)用場景中，其優(yōu)勢比較明顯，應(yīng)用前景廣泛。
具體實(shí)施方式
二、本具體實(shí)施方式
與具體實(shí)施方式
一所述的監(jiān)控視頻實(shí)時拼接裝置的區(qū)別在于，它還包括SDRAM存儲器6和多端口 SDRAM控制器37，所述多端口 SDRAM控制器37的視頻信號輸入或輸出端與視頻捕獲電路31的視頻信號輸出或輸入端連接；所述多端口 SDRAM控制器37的圖像預(yù)處理信號輸入或輸出端與圖像預(yù)處理電路34的圖像預(yù)處理信號輸出或輸入端連接；所述多端口 SDRAM控制器37的圖像拼接信號輸入或輸出端與圖像拼接電路35的圖像拼接信號輸出或輸入端連接；所述多端口 SDRAM控制器37的SDRAM控制信號輸出或輸入端與SDRAM存儲器6的SDRAM控制信號輸入或輸出端連接。
具體實(shí)施方式
三、本具體實(shí)施方式
與具體實(shí)施方式
一所述的監(jiān)控視頻實(shí)時拼接裝置的區(qū)別在于，它還包括SRAM存儲器7和SRAM控制器38，所述SRAM控制器38掛接在Avalon內(nèi)部交換總線36上；SRAM控制器38的SRAM控制信號輸入或輸出端與SRAM存儲器 7的SRAM控制信號輸出或輸入端連接。
具體實(shí)施方式
四、本具體實(shí)施方式
與具體實(shí)施方式
一所述的監(jiān)控視頻實(shí)時拼接裝置的區(qū)別在于，它還包括以太網(wǎng)接口 8和以太網(wǎng)接口控制器39，所述以太網(wǎng)接口控制器39的以太網(wǎng)接口信號輸出或輸入端與以太網(wǎng)接口 8的以太網(wǎng)接口信號輸入或輸出端連接。本實(shí)施方案的軟件流程如圖2所示系統(tǒng)初始化。初始化視頻解碼電路、視頻數(shù)模轉(zhuǎn)電路以及以太網(wǎng)接口芯片。拼接基本參數(shù)檢查。檢查存儲在裝置中的拼接參數(shù)是否正確，如果正確則將各個參數(shù)設(shè)置到視頻捕捉、預(yù)處理、拼接及顯示等電路中，各個電路按照設(shè)置參數(shù)自動完成視頻拼接及顯示；如果不正確則提示用戶后進(jìn)入等待標(biāo)定，標(biāo)定過程如上所述。等待接收并處理PC機(jī)端的各種控制指令。
具體實(shí)施方式
五、結(jié)合圖3說明本具體實(shí)施方式
，監(jiān)控視頻實(shí)時拼接裝置，它還包括N個視頻解碼電路2、視頻數(shù)模轉(zhuǎn)換電路4、顯示器5、視頻捕獲電路31、Nios II微處理器32、視頻顯示控制電路33和Avalon總線36 ;視頻捕獲電路31、Nios II微處理器32、視頻顯示控制電路33均掛接在Avalon總線36上；N個攝像頭I的攝像頭信號輸出端分別與N個視頻解碼電路2的攝像頭信號輸入端連接，N個視頻解碼電路2的視頻信號輸出端分別與視頻捕獲電路31的N路視頻信號輸入端連接；視頻顯示控制電路33的視頻轉(zhuǎn)換信號輸出端與視頻數(shù)模轉(zhuǎn)換電路4的視頻轉(zhuǎn)換信號輸入端連接；視頻數(shù)模轉(zhuǎn)換電路4的顯示信號輸出端與顯示器5的一號顯示信號輸入端連接；視頻顯示控制電路33的顯示信號輸出端與顯示器5的二號顯示信號輸入端連接；N為正整數(shù)。工作原理芯片的選用與具體實(shí)施方式
一相同，同樣利用SOPC Builder選用NiosII處理器內(nèi)核，添加多端口 SDRAM控制器、以太網(wǎng)接口控制等外設(shè)構(gòu)建Nios II處理器系統(tǒng)硬件。與具體實(shí)施方式
一的主要不同之處是利用硬件描述語言開發(fā)視頻捕獲、視頻顯示控制功能電路，而圖像預(yù)處理、圖像拼接等數(shù)據(jù)處理功能則是利用Nios II微處理器的應(yīng)用程序代碼實(shí)現(xiàn)的。
具體實(shí)施方式
六、本具體實(shí)施方式
與具體實(shí)施方式
五所述的監(jiān)控視頻實(shí)時拼接裝置的區(qū)別在于，它還包括SDRAM存儲器6和多端口 SDRAM控制器37，所述SDRAM控制器37掛接在Avalon總線36上；所述多端口 SDRAM控制器37的視頻信號輸入或輸出端與視頻捕獲電路31的視頻信號輸出或輸入端連接；所述多端口 SDRAM控制器37的SDRAM控制信號輸出或輸入端與SDRAM存儲器6的SDRAM控制信號輸入或輸出端連接。
具體實(shí)施方式
七、本具體實(shí)施方式
與具體實(shí)施方式
五所述的監(jiān)控視頻實(shí)時拼接裝置的區(qū)別在于，它還包括SRAM存儲器7和SRAM控制器38，所述SRAM控制器38掛接在Avalon總線36上；SRAM控制器38的SRAM控制信號輸入或輸出端與SRAM存儲器7的SRAM控制信號輸出或輸入端連接。
具體實(shí)施方式
八、本具體實(shí)施方式
與具體實(shí)施方式
五所述的監(jiān)控視頻實(shí)時拼接裝置的區(qū)別在于，它還包括以太網(wǎng)接口 8和以太網(wǎng)接口控制器39，所述以太網(wǎng)接口控制器39的以太網(wǎng)接口信號輸出或輸入端與以太網(wǎng)接口 8的以太網(wǎng)接口信號輸入或輸出端連接。本實(shí)施方式的程序流程如圖4所示。 本實(shí)用新型能夠?qū)⒍嗦窋z像頭輸出的存在部分景物重疊的視頻信號實(shí)時進(jìn)行空間匹配對準(zhǔn)，然后無縫拼接成一路寬場景的視頻，在顯示器上直接輸出拼接后的低失真視頻信號，實(shí)現(xiàn)寬廣角直觀的實(shí)時監(jiān)控本實(shí)用新型并不局限于上述實(shí)施方式，凡在不脫離本實(shí)用新型的精神和原則的情況下所做的任何修改和變形等，如更換不同型號的視頻解碼、視頻數(shù)模轉(zhuǎn)換和FPGA等芯片，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.監(jiān)控視頻實(shí)時拼接裝置，它包括N個攝像頭(I)，其特征是它還包括N個視頻解碼電路(2)、視頻數(shù)模轉(zhuǎn)換電路(4)、顯示器(5)、視頻捕獲電路(31) ,Nios II微處理器(32)、視頻顯示控制電路(33)、圖像預(yù)處理及拼接電路(34)和Avalon總線(36);視頻捕獲電路(31) ,Nios II微處理器(32)和圖像預(yù)處理及拼接電路(34)均掛接在Avalon內(nèi)部交換總線(36)上； N個攝像頭⑴的攝像頭信號輸出端分別與N個視頻解碼電路⑵的攝像頭信號輸入端連接，N個視頻解碼電路(2)的視頻信號輸出端分別與視頻捕獲電路(31)的N路視頻信號輸入端連接；所述圖像預(yù)處理及拼接電路(34)的圖像信號輸出端與視頻顯示控制電路(33)的圖像信號輸入端連接；視頻顯示控制電路(33)的視頻轉(zhuǎn)換信號輸出端與視頻數(shù)模轉(zhuǎn)換電路(4)的視頻轉(zhuǎn)換信號輸入端連接；視頻數(shù)模轉(zhuǎn)換電路(4)的顯示信號輸出端與顯示器(5)的一號顯示信號輸入端連接；視頻顯示控制電路(33)的顯示信號輸出端與顯示器(5)的二號顯示信號輸入端連接；N為正整數(shù)。
2.根據(jù)權(quán)利要求I所述的監(jiān)控視頻實(shí)時拼接裝置，其特征在于它還包括SDRAM存儲器(6)和多端口SDRAM控制器(37)，所述多端口 SDRAM控制器(37)的視頻信號輸入或輸出端與視頻捕獲電路(31)的視頻信號輸出或輸入端連接；所述多端口 SDRAM控制器(37)的圖像預(yù)處理信號輸入或輸出端與圖像預(yù)處理電路(34)的圖像預(yù)處理信號輸出或輸入端連接；所述多端口 SDRAM控制器(37)的圖像拼接信號輸入或輸出端與圖像拼接電路(35)的圖像拼接信號輸出或輸入端連接；所述多端口 SDRAM控制器(37)的SDRAM控制信號輸出或輸入端與SDRAM存儲器￠)的SDRAM控制信號輸入或輸出端連接。
3.根據(jù)權(quán)利要求I或2所述的監(jiān)控視頻實(shí)時拼接裝置，其特征在于它還包括SRAM存儲器(7)和SRAM控制器(38)，所述SRAM控制器(38)掛接在Avalon內(nèi)部交換總線(36)上；SRAM控制器(38)的SRAM控制信號輸入或輸出端與SRAM存儲器(7)的SRAM控制信號輸出或輸入端連接。
4.根據(jù)權(quán)利要求3所述的監(jiān)控視頻實(shí)時拼接裝置，其特征在于它還包括以太網(wǎng)接口(8)和以太網(wǎng)接口控制器(39)，所述以太網(wǎng)接口控制器(39)的以太網(wǎng)接口信號輸出或輸入端與以太網(wǎng)接口(8)的以太網(wǎng)接口信號輸入或輸出端連接。
5.監(jiān)控視頻實(shí)時拼接裝置，它包括N個攝像頭(I)，其特征是它還包括N個視頻解碼電路(2)、視頻數(shù)模轉(zhuǎn)換電路(4)、顯示器(5)、視頻捕獲電路(31) ,Nios II微處理器(32)、視頻顯示控制電路(33)和Avalon總線(36);視頻捕獲電路(31)、Nios II微處理器(32)、視頻顯示控制電路(33)均掛接在Avalon總線(36)上； N個攝像頭⑴的攝像頭信號輸出端分別與N個視頻解碼電路⑵的攝像頭信號輸入端連接，N個視頻解碼電路(2)的視頻信號輸出端分別與視頻捕獲電路(31)的N路視頻信號輸入端連接；視頻顯示控制電路(33)的視頻轉(zhuǎn)換信號輸出端與視頻數(shù)模轉(zhuǎn)換電路(4)的視頻轉(zhuǎn)換信號輸入端連接；視頻數(shù)模轉(zhuǎn)換電路(4)的顯示信號輸出端與顯示器(5)的一號顯示信號輸入端連接；視頻顯示控制電路(33)的顯示信號輸出端與顯示器(5)的二號顯示信號輸入端連接；N為正整數(shù)。
6.根據(jù)權(quán)利要求5所述的監(jiān)控視頻實(shí)時拼接裝置，其特征在于它還包括SDRAM存儲器(6)和多端口 SDRAM控制器(37)，所述SDRAM控制器(37)掛接在Avalon總線(36)上；所述多端口 SDRAM控制器(37)的視頻信號輸入或輸出端與視頻捕獲電路(31)的視頻信號輸出或輸入端連接；所述多端口 SDRAM控制器(37)的SDRAM控制信號輸出或輸入端與SDRAM存儲器出)的SDRAM控制信號輸入或輸出端連接。
7.根據(jù)權(quán)利要求5或6所述的監(jiān)控視頻實(shí)時拼接裝置，其特征在于它還包括SRAM存儲器(7)和SRAM控制器(38)，所述SRAM控制器(38)掛接在Avalon總線(36)上；SRAM控制器(38)的SRAM控制信號輸入或輸出端與SRAM存儲器(7)的SRAM控制信號輸出或輸入端連接。
8.根據(jù)權(quán)利要求7所述的監(jiān)控視頻實(shí)時拼接裝置，其特征在于它還包括以太網(wǎng)接口(8)和以太網(wǎng)接口控制器(39)，所述以太網(wǎng)接口控制器(39)的以太網(wǎng)接口信號輸出或輸入端與以太網(wǎng)接口(8)的以太網(wǎng)接口信號輸入或輸出端連接。
專利摘要監(jiān)控視頻實(shí)時拼接裝置，涉及監(jiān)控視頻拼接裝置，它是為了實(shí)現(xiàn)將多路攝像頭輸出的視頻信號進(jìn)行實(shí)時無縫拼接。它在視頻捕獲電路的控制下，視頻解碼芯片將來自多個攝像頭的多路視頻信號轉(zhuǎn)化為數(shù)字信號，通過圖像預(yù)處理電路修正，進(jìn)入圖像拼接電路實(shí)現(xiàn)每幀圖像的無縫拼接后，由視頻顯示控制電路控制視頻數(shù)模轉(zhuǎn)換芯片將拼接后的視頻實(shí)時輸出至顯示器。本實(shí)用新型能夠?qū)⒍嗦窋z像頭輸出的視頻信號進(jìn)行實(shí)時無縫拼接，能夠?qū)⒍嗦窋z像頭輸出的存在部分景物重疊的視頻信號實(shí)時進(jìn)行空間匹配對準(zhǔn)，然后無縫拼接成一路寬場景的視頻，在顯示器上直接輸出拼接后的低失真視頻信號。本實(shí)用新型適用于監(jiān)控視頻的實(shí)時拼接。
文檔編號H04N7/18GK202565409SQ20122024034
公開日2012年11月28日 申請日期2012年5月25日 優(yōu)先權(quán)日2012年5月25日
發(fā)明者杜西亮, 張強(qiáng) 申請人:黑龍江大學(xué)