專利名稱：對(duì)分組在分組交換通信網(wǎng)絡(luò)中的累計(jì)駐留時(shí)間的更新的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要地涉及通信網(wǎng)絡(luò)領(lǐng)域。具體而言，本發(fā)明涉及對(duì)通過分組交換通信網(wǎng)絡(luò)發(fā)送的分組的累計(jì)駐留時(shí)間的更 新。
背景技術(shù)：
在分組交換通信網(wǎng)絡(luò)中，主節(jié)點(diǎn)可以向一個(gè)或者多個(gè)從節(jié)點(diǎn)發(fā)送根據(jù)同步協(xié)議格式的同步信息。具體而言，主節(jié)點(diǎn)通常生成與它的本地時(shí)鐘(頻率和/或當(dāng)天時(shí)間)有關(guān)的同步信息并且在同步分組內(nèi)向從節(jié)點(diǎn)發(fā)送這一信息。一旦在從節(jié)點(diǎn)接收同步信息，它允許從節(jié)點(diǎn)同步它們的時(shí)鐘的頻率和/或當(dāng)天時(shí)間與主節(jié)點(diǎn)本地時(shí)鐘的頻率和/或當(dāng)天時(shí)間。已知同步協(xié)議的例子是“網(wǎng)絡(luò)時(shí)間協(xié)議(NTP) ”或者稱為“精確時(shí)間協(xié)議(PTP)”并且在 2008 年 7 月 24 日的 IEEE Instrumentation and Measurement Society 的文檔“IEEE Standard for a Precision Clock Synchronization Protocol for NetworkedMeasurements and Control Systems，，中定義的 IEEE 1588 -2008 協(xié)議。根據(jù)IEEE 1588 -2008協(xié)議(參見上文引用的文檔的第32_34頁第6章第6. 6. 3節(jié))，主節(jié)點(diǎn)向從節(jié)點(diǎn)發(fā)送Sync分組并且生成第一時(shí)間戳tl,該第一時(shí)間戳指示主節(jié)點(diǎn)發(fā)送Sync分組的時(shí)間。根據(jù)所謂“一步時(shí)鐘”機(jī)制,在Sync分組本身內(nèi)向從節(jié)點(diǎn)發(fā)送第一時(shí)間戳tl。否則，根據(jù)所謂“兩步時(shí)鐘”機(jī)制，在主節(jié)點(diǎn)在Sync分組之后向從節(jié)點(diǎn)發(fā)送的Follow_Up分組內(nèi)向從節(jié)點(diǎn)發(fā)送第一時(shí)間戳tl。從節(jié)點(diǎn)繼而接收Sync分組并且生成第二時(shí)間戳12,該第二時(shí)間戳指示從節(jié)點(diǎn)接收Sync分組的時(shí)間。從節(jié)點(diǎn)然后向主節(jié)點(diǎn)發(fā)送DeIay_Req分組并且生成第三時(shí)間戳t3，該第三時(shí)間戳指示從節(jié)點(diǎn)發(fā)送這樣的分組的時(shí)間。主節(jié)點(diǎn)接收Delay_Req分組并且生成第四時(shí)間戳t4，該第四時(shí)間戳指示它接收這樣的分組的時(shí)間，并且繼而在Delay_Resp分組內(nèi)向從節(jié)點(diǎn)發(fā)送第四時(shí)間戳t4。在上文描述的分組交換結(jié)束時(shí)，四個(gè)時(shí)間戳tl、t2、t3、t4在從節(jié)點(diǎn)可用。通常定期重復(fù)上文描述的分組交換。通過使用四個(gè)時(shí)間戳tl、t2、t3、t4，從節(jié)點(diǎn)能夠同步它的本地時(shí)鐘的頻率和當(dāng)天時(shí)間與主節(jié)點(diǎn)的本地時(shí)鐘的頻率和/或當(dāng)天時(shí)間?？绶纸M交換網(wǎng)絡(luò)、例如在以太網(wǎng)網(wǎng)絡(luò)上傳送的分組一般受依賴于網(wǎng)絡(luò)業(yè)務(wù)條件的延遲變化所影響。實(shí)際上，分組交換網(wǎng)絡(luò)節(jié)點(diǎn)包括生成預(yù)先不可預(yù)測的可變延遲的設(shè)備。例如在分組交換網(wǎng)絡(luò)的節(jié)點(diǎn)，每個(gè)分組由入口物理接口接收，它然后存儲(chǔ)于OSI模型的“媒體訪問控制(MAC)”層的入口 FIFO緩沖器中。然后在節(jié)點(diǎn)內(nèi)處理分組。接著，分組存儲(chǔ)于MAC層的出口 FIFO緩沖器中，然后它由出口物理接口發(fā)送。FIFO緩沖器無業(yè)務(wù)優(yōu)先順序安排機(jī)制。因此，分組在FIFO緩沖器中存儲(chǔ)不可預(yù)測的時(shí)間、然后在節(jié)點(diǎn)內(nèi)經(jīng)歷不可預(yù)測的駐留時(shí)間。上述考慮對(duì)于數(shù)據(jù)分組和同步分組而言均有效。只要涉及同步分組，不可預(yù)測的延遲變化特別關(guān)鍵，因?yàn)樗鼈兎恋K從節(jié)點(diǎn)以可接受的準(zhǔn)確度恢復(fù)主節(jié)點(diǎn)生成的同步信息、因此妨礙從節(jié)點(diǎn)將它們的時(shí)鐘與主節(jié)點(diǎn)的本地時(shí)鐘同步。IEEE 1588 -2008協(xié)議在分組交換網(wǎng)絡(luò)的每個(gè)節(jié)點(diǎn)定義“透明時(shí)鐘”機(jī)制(參見上文引用的文檔的第6章第6. 5. 4節(jié))這一機(jī)制允許測量同步分組(并且具體為Sync和Delay_Req分組)在節(jié)點(diǎn)內(nèi)的駐留時(shí)間。這樣，每個(gè)從節(jié)點(diǎn)能夠考慮同步分組在分組交換網(wǎng)絡(luò)的節(jié)點(diǎn)內(nèi)的駐留時(shí)間并且也考慮有關(guān)延遲變化來恢復(fù)同步。實(shí)際上，在接收同步分組時(shí)，節(jié)點(diǎn)生成入口時(shí)間戳，并且在節(jié)點(diǎn)發(fā)送分組時(shí)，它生成出口時(shí)間戳。然后計(jì)算同步分組在節(jié)點(diǎn)內(nèi)的駐留時(shí)間為出口時(shí)間戳與入口時(shí)間戳之差。根據(jù)上文提到的一步時(shí)鐘機(jī)制，IEEE1588 -2008協(xié)議提供在節(jié)點(diǎn)轉(zhuǎn)發(fā)同步分組之前將駐留時(shí)間用于更新同步分組本身的糾正字段的內(nèi)容。否則，根據(jù)上文提到的兩步時(shí)鐘機(jī)制，IEEE1588 -2008協(xié)議提供轉(zhuǎn)發(fā)同步分組并且將它的駐留時(shí)間用于更新向 同步分組關(guān)聯(lián)的后續(xù)分組(FolloW_Up分組或者Delay_resp分組)的校正字段(Correction Field)的內(nèi)容。

發(fā)明內(nèi)容
駐留時(shí)間的計(jì)算依賴于確切地在節(jié)點(diǎn)的入口物理接口接收同步分組時(shí)生成入口時(shí)間戳并且確切地在節(jié)點(diǎn)的出口物理接口發(fā)送同步分組時(shí)生成出口時(shí)間戳這樣的事實(shí)。因此要求節(jié)點(diǎn)的入口和出口物理接口適合用于與相應(yīng)時(shí)間戳生成器配合。然而不利的是，當(dāng)前分組交換網(wǎng)絡(luò)的多數(shù)節(jié)點(diǎn)未具有適合用于與時(shí)間戳生成器配合的物理接口。在原理上，可以將同步分組在節(jié)點(diǎn)內(nèi)的駐留時(shí)間計(jì)算為不是在節(jié)點(diǎn)的入口和出口物理接口而是在節(jié)點(diǎn)中包括(即位于入口物理接口與出口物理接口之間)的兩個(gè)其它設(shè)備生成的兩個(gè)時(shí)間戳之差。然而不利的是，這一計(jì)算的駐留時(shí)間不會(huì)考慮可能設(shè)置于入口與出口物理接口之間的部件(例如MAC層的入口和出口 FIFO緩沖器)以及生成時(shí)間戳的設(shè)備所引起的延遲。如上文提到的那樣，這些延遲根據(jù)在節(jié)點(diǎn)的業(yè)務(wù)條件以不可預(yù)測的方式可變。因此，在這一情況下，計(jì)算的駐留時(shí)間不會(huì)準(zhǔn)確，因?yàn)樗鼘⒉焕厥芸勺儾⑶也豢深A(yù)測的誤差影響。因而發(fā)明人已經(jīng)解決提供一種克服前述缺點(diǎn)的、用于在分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)更新接收的分組(具體為但是并非僅為同步分組)的累計(jì)駐留時(shí)間的方法這一問題。具體而言，發(fā)明人已經(jīng)解決提供一種用于在分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)更新接收的分組(具體為但是并非僅為同步分組)的累計(jì)駐留時(shí)間并且同時(shí)提供準(zhǔn)確累計(jì)駐留時(shí)間的方法這一問題，其中未必在入口和出口物理接口處生成入口和出口時(shí)間戳。在本說明書中和在權(quán)利要求書中，表達(dá)“入口物理時(shí)間戳”和“出口物理時(shí)間戳”將表示適合用于與節(jié)點(diǎn)的入口 /出口物理接口(即在OSI模型的第I層操作的接口 )配合的時(shí)間戳生成器生成的時(shí)間戳。此外，表達(dá)“入口邏輯時(shí)間戳”和“出口邏輯時(shí)間戳”將表示適合用于與節(jié)點(diǎn)的在比OSI模型的第I層更高的層(例如第2層)處理分組的設(shè)備配合的時(shí)間戳生成器生成的時(shí)間戳。另外，表達(dá)“虛擬邏輯/物理時(shí)間戳”將指示計(jì)算模塊所計(jì)算的邏輯/物理時(shí)間戳的估計(jì)。根據(jù)第一方面，本發(fā)明提出一種用于更新在分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)接收的同步分組的累計(jì)駐留時(shí)間的方法，該累計(jì)駐留時(shí)間等于分組在設(shè)置于已經(jīng)生成分組的又一節(jié)點(diǎn)與該節(jié)點(diǎn)之間的節(jié)點(diǎn)的駐留時(shí)間的累計(jì)時(shí)間，該節(jié)點(diǎn)包括配置成接收同步分組的入口電路和配置成向分組交換通信網(wǎng)絡(luò)的再一節(jié)點(diǎn)發(fā)送同步分組的出口電路。該方法包括
a)在出口電路處從入口電路接收同步分組；b)在出口電路的時(shí)間戳生成器處生成出口時(shí)間戳；c)在出口電路處基于出口時(shí)間戳并且基于估計(jì)可變延遲來計(jì)算虛擬時(shí)間戳，該估計(jì)的可變延遲是同步分組將由于在位于出口時(shí)間戳生成器下游的緩沖器中進(jìn)行緩沖而經(jīng)歷的；以及d)在出口電路處，在向再一節(jié)點(diǎn)發(fā)送同步分組之前將虛擬時(shí)間戳用于更新累計(jì)駐留時(shí)間。優(yōu)選地，步驟b)包括生成出口邏輯時(shí)間戳。優(yōu)選地，步驟c)包括基于出口邏輯時(shí)間戳和同步分組將由于在出口電路中包括的并且基于估計(jì)的可變延遲來計(jì)算虛擬出口物理時(shí)間戳，該估計(jì)的可變延遲是同步分組將由于位于出口時(shí)間戳生成器下游的包括在出口電路中的出口緩沖器中進(jìn)行緩沖而經(jīng)歷的。 優(yōu)選地，步驟c)還包括基于虛擬出口物理時(shí)間戳并且基于估計(jì)的可變延遲來計(jì)算虛擬入口邏輯時(shí)間戳，該估計(jì)的可變延遲是同步分組將由于在再一節(jié)點(diǎn)的又一入口電路中包括的入口緩沖器中進(jìn)行緩沖而經(jīng)歷的。優(yōu)選地，步驟b)包括生成出口物理時(shí)間戳。優(yōu)選地，步驟c)包括基于出口物理時(shí)間戳并且基于估計(jì)的可變延遲來計(jì)算虛擬入口邏輯時(shí)間戳，該估計(jì)的可變延遲是同步分組將由于在再一節(jié)點(diǎn)的又一入口電路中包括的入口緩沖器中進(jìn)行緩沖而經(jīng)歷的。優(yōu)選地，該方法還包括在步驟a)之前在入口電路接收同步分組時(shí)在入口電路生成入口時(shí)間戳。優(yōu)選地，該方法還包括在步驟a)之前在入口電路在同步分組中寫入入口時(shí)間戳。優(yōu)選地，步驟d)包括從同步分組讀取入口時(shí)間戳；將駐留時(shí)間計(jì)算為虛擬時(shí)間戳與入口時(shí)間戳之差；以及通過將駐留時(shí)間與累計(jì)駐留時(shí)間相加來更新累計(jì)駐留時(shí)間。優(yōu)選地，該方法還包括在步驟a)之前在入口電路從累計(jì)駐留時(shí)間減去入口時(shí)間戳。優(yōu)選地，步驟d)包括將虛擬時(shí)間戳與累計(jì)駐留時(shí)間相加。優(yōu)選地，步驟d)還包括在向再一節(jié)點(diǎn)發(fā)送同步分組之前在同步分組中寫入更新的累計(jì)駐留時(shí)間本發(fā)明根據(jù)其第二方面提供一種包括計(jì)算機(jī)可執(zhí)行指令的計(jì)算機(jī)程序產(chǎn)品，這些計(jì)算機(jī)可執(zhí)行指令用于在程序運(yùn)行于計(jì)算機(jī)上時(shí)執(zhí)行如上文闡述的方法的步驟。本發(fā)明根據(jù)其第三方面提供一種用于分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)，該節(jié)點(diǎn)包括-入口電路，配置成接收具有累計(jì)駐留時(shí)間的同步分組，該累計(jì)駐留時(shí)間等于同步分組在分組交換網(wǎng)絡(luò)的設(shè)置于已經(jīng)生成同步分組的又一節(jié)點(diǎn)與該節(jié)點(diǎn)之間的節(jié)點(diǎn)的駐留時(shí)間的累計(jì)求和；以及-出口電路，配置成從入口電路接收同步分組并且向分組交換通信網(wǎng)絡(luò)的再一節(jié)點(diǎn)發(fā)送同步分組，該出口電路包括-出口時(shí)間戳生成器，配置成生成出口時(shí)間戳；以及-計(jì)算模塊，配置成基于出口時(shí)間戳并且基于估計(jì)的可變延遲來計(jì)算虛擬時(shí)間戳，該估計(jì)的可變延遲是同步分組將由于在位于出口時(shí)間戳生成器下游的緩沖器中進(jìn)行緩沖而經(jīng)歷的，其中出口電路還被配置成將虛擬時(shí)間戳用于更新累計(jì)駐留時(shí)間。本發(fā)明根據(jù)其第四方面提供一種包括如上文闡述的節(jié)點(diǎn)的分組交換通信網(wǎng)絡(luò)。


現(xiàn)在將通過閱讀將參照以下附圖閱讀的通過例子而非限制而給出的下文具體實(shí)施方式
來更好地理解
具體實(shí)施例方式-圖I示出了根據(jù)本發(fā)明第一實(shí)施例的分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)的框圖； -圖2a和圖2b是流程圖，這些流程圖描述根據(jù)本發(fā)明第一實(shí)施例的第一和第二變化的、圖I的節(jié)點(diǎn)的操作；-圖3a和圖3b示意地示出了圖I的節(jié)點(diǎn)接收的同步分組的格式；-圖4示出了這些時(shí)間I的節(jié)點(diǎn)的操作的三個(gè)時(shí)間圖；-圖5示出了根據(jù)本發(fā)明第二實(shí)施例的分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)對(duì)的框圖；圖6a和圖6b是這些流程圖描述根據(jù)本發(fā)明第二實(shí)施例的第一和第二變化的、圖5的節(jié)點(diǎn)對(duì)的操作的流程圖；-圖7示出了根據(jù)本發(fā)明第三實(shí)施例的分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)對(duì)的框圖；以及-圖8a和圖Sb是描述根據(jù)本發(fā)明第三實(shí)施例的第一和第二變化的、圖7的節(jié)點(diǎn)對(duì)的操作的流程圖。
具體實(shí)施例方式圖I示出了根據(jù)本發(fā)明第一實(shí)施例的分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)N。優(yōu)選地，分組交換網(wǎng)絡(luò)是支持上文提到的IEEE1588 -2008同步協(xié)議的以太網(wǎng)網(wǎng)絡(luò)。節(jié)點(diǎn)N優(yōu)選地包括入口電路1C，該入口電路又包括級(jí)聯(lián)連接的入口物理接口PHYin、入口緩沖器Bin和入口分組處理器PPin。入口物理接口 PHYin優(yōu)選地通過物理鏈路連接到分組交換通信網(wǎng)絡(luò)的又一節(jié)點(diǎn)(在附圖中未示出)。節(jié)點(diǎn)N還可以包括在圖I中未示出的設(shè)置于入口物理接口 PHYin與入口分組處理器PPin之間的入口塊。另外，節(jié)點(diǎn)N優(yōu)選地包括出口電路EC，該出口電路又包括級(jí)聯(lián)連接的出口分組處理器PPeg、出口緩沖器Beg和出口物理接口 PHYeg。出口物理接口 PHYeg優(yōu)選地通過又一物理鏈路連接到分組交換通信網(wǎng)絡(luò)的再一節(jié)點(diǎn)(在附圖中未示出)。節(jié)點(diǎn)N還可以包括在圖I中未示出的設(shè)置于出口分組處理器PPeg與出口物理接口 PHYeg之間的出口塊。優(yōu)選地，節(jié)點(diǎn)N還包括設(shè)置于入口電路IC與出口電路EC之間的其它硬件和/或軟件塊。在附圖中未示出這些塊，因?yàn)樗鼈兣c本說明書無關(guān)。優(yōu)選地，A 口分組處理器PPin和出口分組處理器PPeg實(shí)施于一個(gè)或者多個(gè)FPGA( “現(xiàn)場可編程門陣列”)設(shè)備內(nèi)、例如節(jié)點(diǎn)N的網(wǎng)絡(luò)處理器(在圖I中未示出)內(nèi)。A 口電路IC優(yōu)選地還包括入口時(shí)間戳生成器TSGin，并且出口電路EC優(yōu)選地還包括出口時(shí)間戳生成器TSGeg。根據(jù)本發(fā)明的第一實(shí)施例，如下文將更詳細(xì)描述的那樣，入口時(shí)間戳生成器TSGin適合用于與入口物理接口 PHYin配合以便生成入口物理時(shí)間戳，而出口時(shí)間戳生成器TSGeg適合用于與出口分組處理器PPeg配合以便生成出口邏輯時(shí)間戳。
優(yōu)選地，出口電路EC也包括連接到出口分組處理器PPeg和出口時(shí)間戳生成器TSGeg的計(jì)算模塊CM。優(yōu)選地，計(jì)算模塊CM實(shí)施于FPGA設(shè)備內(nèi)、例如節(jié)點(diǎn)N的網(wǎng)絡(luò)處理器(在圖I中未示出)內(nèi)。參照?qǐng)D2a、圖3a和3b，現(xiàn)在將描述根據(jù)本發(fā)明第一實(shí)施例的第一變化的節(jié)點(diǎn)N的操作。假設(shè)節(jié)點(diǎn)N經(jīng)由它的入口物理接口 PHYin從與之相鄰的上文提到的又一節(jié)點(diǎn)接收分組。這些分組可以包括數(shù)據(jù)分組和/或同步分組。優(yōu)選地根據(jù)同步協(xié)議、例如IEEE1588 -2008協(xié)議來格式化同步分組。
具體而言，在步驟200，節(jié)點(diǎn)N的入口物理接口 PHYin接收同步分組SP。優(yōu)選地如圖3a中所示格式化同步分組SP。優(yōu)選地，同步分組SP包括標(biāo)頭H-SP和主體B-SP。優(yōu)選地，主體B-SP包括時(shí)間戳(例如IEEE 1588 -2008協(xié)議提供的時(shí)間戳tl)和可能其它信息，在圖3a和3b中未示出這些其它信息，因?yàn)樗鼈兣c本說明書無關(guān)。優(yōu)選地，標(biāo)頭H-SP包括調(diào)整字段AF和其它字段，在圖3a和3b中未示出這些，因?yàn)樗鼈兣c本說明書無關(guān)。優(yōu)選地，如果同步分組SP是IEEE 1588 -2008協(xié)議，則調(diào)整字段AF是“校正字段”。當(dāng)在節(jié)點(diǎn)N接收同步分組SP時(shí)，調(diào)整字段AF優(yōu)選地包括與同步分組SP在分組交換網(wǎng)絡(luò)的如下節(jié)點(diǎn)的駐留時(shí)間的累計(jì)求和相等的累計(jì)駐留時(shí)間CRT，這些節(jié)點(diǎn)設(shè)置于已經(jīng)生成同步分組SP的節(jié)點(diǎn)與節(jié)點(diǎn)N之間。一旦入口物理接口 PHYin接收同步分組SP，入口時(shí)間戳生成器TSGin基本上同時(shí)生成入口物理時(shí)間戳TS (IN，PHY)(步驟201)。然后，入口物理接口 PHYin優(yōu)選地在同步分組SP的字段中寫入入口物理時(shí)間戳TS (IN，PHY)(步驟201a)。優(yōu)選地，字段是標(biāo)頭H-SP的專用字段(在圖3a中未示出)。同步分組SP然后存儲(chǔ)于入口緩沖器Bin中(步驟202)。然后優(yōu)選地向入口分組處理器PPin轉(zhuǎn)發(fā)同步分組SP，該入口分組處理器處理它(步驟203)。同步分組SP然后到達(dá)出口分組處理器PPeg，該出口分組處理器處理它(步驟
204)。應(yīng)當(dāng)注意出口分組處理器PPeg不僅從圖I中所示入口分組處理器PPin而且從節(jié)點(diǎn)N中包括的其它出口分組處理器(在圖I中未示出)接收分組。在步驟204期間，出口分組處理器PPeg優(yōu)選地向同步分組SP關(guān)聯(lián)序號(hào)SN，該序號(hào)SN考慮在出口分組處理器PPeg接收分組的順序。另外，在處理期間，出口分組處理器PPeg優(yōu)選地從同步分組SP讀取入口物理時(shí)間戳TS (IN, PHY)(步驟204a)。然后，出口時(shí)間戳生成器TSGeg優(yōu)選地生成出口邏輯時(shí)間戳TS(EG，LOG)(步驟
205)。計(jì)算模塊CM然后優(yōu)選地計(jì)算虛擬出口物理時(shí)間戳VIRTUAL_TS(EG, PHY)(步驟206)，該時(shí)間戳基本上指示同步分組SP將由出口物理接口 PHYeg實(shí)際發(fā)送的時(shí)間。計(jì)算模塊CM然后優(yōu)選地將駐留時(shí)間RT (步驟207)計(jì)算為虛擬出口物理時(shí)間戳VIRTUAL_TS (EG,PHY)與入口物理時(shí)間戳TS (IN，PHY)之差，即RT = VIRTUAL_TS (EG, PHY) -TS (IN, PHY)。[2]然后，出口分組處理器PPeg優(yōu)選地使用駐留時(shí)間RT以如圖3b中所示通過將駐留時(shí)間RT與在同步分組SP的標(biāo)頭H-SP的調(diào)整字段AF中包括的累計(jì)駐留時(shí)間CRT相加來更新該累計(jì)駐留時(shí)間(步驟208)。隨后，出口分組處理器PPeg向出口緩沖器Beg轉(zhuǎn)發(fā)同步分組SP，并且它存儲(chǔ)于該出口緩沖器中(步驟209)。然后，向出口物理接口 PHYeg轉(zhuǎn)發(fā)同步分組SP，該出口物理接口向與節(jié)點(diǎn)N相鄰的上文提到的再一節(jié)點(diǎn)發(fā)送它(步驟210)。下文將詳細(xì)描述計(jì)算模塊CM在步驟206執(zhí)行的虛擬出口物理時(shí)間戳VIRTUAL_TS (EG，PHY)的計(jì)算。優(yōu)選地，計(jì)算模塊CM知道與出口緩沖器Beg關(guān)聯(lián)的多個(gè)參數(shù)。這些參數(shù)優(yōu)選地包括以下參數(shù)中的一個(gè)或者多個(gè)參數(shù) -寫入位速率WR ；-讀取位速率RR；-寫入粒度WG，即在出口緩沖器Beg中并行寫入的位數(shù)；-讀取粒度RG，即從出口緩沖器Beg并行讀取的位數(shù)；-寫入開通延時(shí)WC，即分組在向出口緩沖器Beg中寫入它們時(shí)經(jīng)歷的恒定延遲；-讀取開通延時(shí)RC，即分組在從出口緩沖器Beg讀取它們時(shí)經(jīng)歷的恒定延遲；以及-調(diào)整因子A，該調(diào)整因子考慮寫入位速率WR與讀取位速率RR之差。具體而言，在其中寫入位速率WR和讀取位速率RR相等(它們均鎖定到相同PLL)的理想情況下，A等于I。然而WR與RR之差通常為+/-200ppm，因此A高于I。在步驟206期間，計(jì)算模塊CM優(yōu)選地執(zhí)行以下子步驟a)它檢測同步分組SP的序號(hào)SN和位數(shù)L (SN)；b)它借助下式計(jì)算將向出口緩沖器Beg中完全寫入同步分組SP的時(shí)間TT(SN)TT (SN) = TS (EG, LOG) +WC+WGX ceiI (L (SN) /WG) /WR, [3]其中ceil(L(SN)/WG)指示不低于L(SN)與WG之比的最小整數(shù)；c)它借助下式、僅考慮讀取在開始向出口緩沖器Beg中寫入同步分組SP之前已經(jīng)向出口緩沖器Beg中存儲(chǔ)的位的操作而未考慮寫入同步分組SP的操作來計(jì)算出口緩沖器Beg在時(shí)間TT(SN)的填充水平FLb (SN)FLb(SN) = max{0，[FLa(SN-I)-AXRRX (TT(SN)-TT(SN-I)) ]}。 [4]FLa(SN-I)是也考慮出口緩沖器Beg的讀取開通延時(shí)RC、在向出口緩沖器Beg中完全寫入在同步分組SP之前的分組(即具有等于SN-I的序號(hào)的分組)時(shí)出口緩沖器Beg的填充水平。符號(hào)表示max{·}指示填充水平FLb (SN)等于在花括號(hào)中包括的值之中的最大值，而TT (SN-I)是已經(jīng)向出口緩沖器Beg中完全寫入在同步分組SP之前的分組的時(shí)間。因此FLb(SN)在填充水平FLa(SN-I)和讀取位速率RR使得在時(shí)間間隔TT(SN)-TT(SN-I)中出口緩沖器Beg變成全空時(shí)等于零；d)它借助下式計(jì)算虛擬出口物理時(shí)間戳VIRTUAL_TS (EG, PHY)VIRTUAL_TS(EG, PHY) = TT (SN)+ [RGX ceil (FLb (SN) /RG) /RR] +RC ；[5]并且e)它借助下式計(jì)算在向出口緩沖器Beg中完全寫入同步分組SP時(shí)出口緩沖器Beg的填充水平FLa (SN) FLa (SN) = FLb (SN) +RC X RR+L (SN)。[6]根據(jù)上式[5]計(jì)算的虛擬出口物理時(shí)間戳VIRTUAL_TS(EG，PHY)僅考慮同步分組SP在它存儲(chǔ)于出口緩沖器Beg內(nèi)時(shí)積累的延遲。式[5]未考慮例如由于可能設(shè)置于出口分組處理器PPeg與出口物理接口 PHYeg之間的其它塊(在圖I中未示出)處理同步分組SP所致的其它可能延遲。如果這些其它可能延遲已知、恒定并且在兩個(gè)方向(TX比對(duì)RX)上不同，則可以如IEEE 1588 -2008協(xié)議預(yù)見的那樣補(bǔ)償它們。優(yōu)選地針對(duì)在節(jié)點(diǎn)N接收的每個(gè)同步分組重復(fù)步驟200-210 (包括上文描述的步驟206的子步驟a)-e))。在數(shù)據(jù)分組的情況下，優(yōu)選地省略步驟206的子步驟d)和步驟207-208。有利地，根據(jù)本發(fā)明第一實(shí)施例的第一變化的方法允許在節(jié)點(diǎn)N的出口物理接口PHYeg不適合用于與時(shí)間戳生成器配合時(shí)計(jì)算同步分組SP的駐留時(shí)間。有利地，可以在出口物理接口 PHYeg上游生成出口時(shí)間戳，因?yàn)樘摂M出口物理時(shí)間戳VIRTUAL_TS(EG，PHY)考慮設(shè)置于出口物理接口 PHYeg與生成出口時(shí)間戳的設(shè)備之間的部件(即出口緩沖器Beg)所引起的延遲。針對(duì)每個(gè)同步分組計(jì)算虛擬出口物理時(shí)間戳VIRTUAL_TS(EG，PHY)，因此它的值根據(jù)在節(jié)點(diǎn)N的當(dāng)前業(yè)務(wù)條件針對(duì)每個(gè)同步分組而改變。如將從下文參照?qǐng)D4詳細(xì)描 述的例子清楚的那樣，這允許通過考慮同步分組SP具體在MAC層的出口緩沖器內(nèi)經(jīng)歷的可能延遲變化以準(zhǔn)確方式更新同步分組SP的調(diào)整字段AF。圖4示出了圖示了根據(jù)本發(fā)明第一實(shí)施例第一變化的節(jié)點(diǎn)N的操作的三個(gè)示例時(shí)間圖。圖4的時(shí)間圖涉及出口分組處理器PPeg的輸入(圖I中的(a)所示)、出口緩沖器Beg的輸入(圖I中的(b)所示)和出口緩沖器Beg的輸出(圖I中的(C)所示)。舉例而言，圖4示出了具有位數(shù)L(3)的第一同步分組SP3、繼而為具有位數(shù)L(4)的數(shù)據(jù)分組DP4和具有位數(shù)L(5)的第二同步分組SP5?？梢酝ㄟ^入口物理接口 PHYin或者通過在圖I中未示出的其它入口物理接口在節(jié)點(diǎn)N接收分組SP3、DP4和SP5。當(dāng)在出口分組處理器PPeg接收分組SP3、DP4和SP5時(shí)，出口分組處理器PPeg優(yōu)選地向相應(yīng)連續(xù)序號(hào)，即3、4和5關(guān)聯(lián)它們。當(dāng)在出口分組處理器PPeg接收第一同步分組SP3(步驟204)時(shí)，出口時(shí)間戳生成器TSGeg生成出口邏輯時(shí)間戳TS3 (EG, LOG)(步驟205)。然后在步驟206期間，計(jì)算模塊CM a)檢測第一同步分組SP3的序號(hào)SN = 3和位數(shù)L (3)；b)借助上式[3]計(jì)算時(shí)間TT (3)，即TT (3) = TS3 (EG, LOG) +WC+WG X cei I (L (3) /WG) /WR ；c)借助上式[4]計(jì)算出口緩沖器Beg在時(shí)間TT (3)的填充水平FLb (3)，即FLb (3) = max {O，[FLa (2) -AXRRX (TT (3) -TT (2)) ]}，其中FLa(2)是在向出口緩沖器Beg中完全寫入在第一同步分組SP3之前的分組(即具有等于2的序號(hào)的分組)時(shí)出口緩沖器Beg的填充水平。在下文中，為了簡化而假設(shè)FLb (3)等于零，即在向出口緩沖器Beg中完全寫入第一同步分組SP3時(shí)，無其它分組的位存在于出口緩沖器Beg中；d)借助上式[5]計(jì)算虛擬出口物理時(shí)間戳VIRTUAL_TS3 (EG, PHY)，即VIRTUAL_TS3 (EG, PHY) = TT (3)+ [RGX ceil (FLb (3)/RG)/RR]+RC ;以及e)借助上式[6]計(jì)算在向出口緩沖器Beg中完全寫入第一同步分組SP3時(shí)出口緩沖器Beg的填充水平FLa (3)，即FLa ⑶=FLb ⑶ +RC X RR+L ⑶。
如前文假設(shè)的那樣，在向出口緩沖器Beg中完全寫入第一同步分組SP3時(shí)，出口緩沖器Beg為空。因此，虛擬出口物理時(shí)間戳VIRTUAL_TS3(EG，PHY)僅依賴于寫入開通延時(shí)WC、讀取開通延時(shí)RC和WG X cei I (L (3) /WG) /WR,這是為了向出口緩沖器Beg中寫入第一同步分組SP3而需要的時(shí)間間隔。 在步驟206結(jié)束時(shí)，計(jì)算模塊CM根據(jù)上式[2]計(jì)算駐留時(shí)間RT3 (步驟207)。駐留時(shí)間RT3然后用來更新第一同步分組SP3的調(diào)整字段AF的內(nèi)容(步驟208)。第一同步分組SP3的處理然后根據(jù)圖2a中所示步驟209-210繼續(xù)。當(dāng)在出口分組處理器PPeg接收數(shù)據(jù)分組DP4(步驟204)時(shí)，出口時(shí)間戳生成器TSGeg生成出口邏輯時(shí)間戳TS4 (EG, LOG)(步驟205)。然后在步驟206期間，計(jì)算模塊CM a)檢測數(shù)據(jù)分組DP4的序號(hào)SN = 4和位數(shù)L (4)；b)借助上式[3]計(jì)算時(shí)間TT (4)，即TT (4) = TS4 (EG, LOG) +WC+WG X cei I (L (4) /WG) /WR ；c)借助上式[4]計(jì)算出口緩沖器Beg在時(shí)間TT(4)的填充水平FLb (4)，即FLb (4) = max {O，[FLa (3) -AXRRX (TT (4) -TT (3)) ]}。優(yōu)選地省略子步驟d)；以及e)借助上式[5]計(jì)算在向出口緩沖器Beg中完全寫入數(shù)據(jù)分組DP4時(shí)出口緩沖器Beg的填充水平FLa (4), BP FLa (4) = FLb (4) +RC X RR+L (4)。在步驟206結(jié)束時(shí)，計(jì)算模塊CM省略步驟207。也優(yōu)選地省略步驟208。數(shù)據(jù)分組DP4的處理然后根據(jù)圖2a中所示接下來的步驟209-210繼續(xù)。當(dāng)在出口分組處理器PPeg接收第二同步分組SP5(步驟204)時(shí)，出口時(shí)間戳生成器TSGeg生成出口邏輯時(shí)間戳TS5 (EG, LOG)(步驟205)。然后在步驟206期間，計(jì)算模塊CM a)檢測第二同步分組SP5的序號(hào)SN = 5和位數(shù)L (5)；b)借助上式[3]計(jì)算時(shí)間TT (5)，即TT (5) = TS5 (EG, LOG) +WC+WG X cei I (L (5) /WG) /WR ；c)借助上式[4]計(jì)算出口緩沖器Beg在時(shí)間TT (5)的填充水平FLb (5)，即FLb (5) = max {O，[FLa (4) -AXRRX (TT (5) -TT (4)) ]}；d)借助上式[5]計(jì)算虛擬出口物理時(shí)間戳VIRTUAL_TS5 (EG, PHY)，即VIRTUAL_TS5 (EG, PHY) = TT (5)+ [RGX ceil (FLb (5)/RG)/RR]+RC ;以及e)借助上式[6]計(jì)算在向出口緩沖器Beg中完全寫入第二同步分組SP5時(shí)出口緩沖器Beg的填充水平FLa (5)，即FLa (5) = FLb (5) +RC X RR+L (5)。在這后一種情況下，虛擬出口物理時(shí)間戳VIRTUAL_TS5 (EG, PHY)依賴于寫入開通延時(shí)WC、讀取開通延時(shí)Re、WGXceiKL (5) /WG) /WR (這是為了向出口緩沖器Beg中寫入第二同步分組SP5而需要的時(shí)間間隔)，并且也依賴于[RGX ceil (FLb (5)/RG)/RR](這是為了完成從出口緩沖器Beg讀取整個(gè)數(shù)據(jù)分組DP4而需要的時(shí)間間隔)。在步驟206結(jié)束時(shí)，計(jì)算模塊CM根據(jù)上式[2]計(jì)算駐留時(shí)間RT5 (步驟207)。駐留時(shí)間RT5然后用來更新第二同步分組SP5的調(diào)整字段AF的內(nèi)容(步驟208)。第二同步分組SP5的處理然后根據(jù)圖2a中所示接下來的步驟209-210繼續(xù)。圖2B示出了根據(jù)本發(fā)明第一實(shí)施例的第二變化的節(jié)點(diǎn)N的操作。根據(jù)該第二變化，當(dāng)在步驟201、入口時(shí)間戳生成器TSGin生成入口物理時(shí)間戳TS(IN, PHY)時(shí)，入口物理接口 PHYin優(yōu)選地使用入口物理時(shí)間戳TS (IN，PHY)以更新同步分組SP的調(diào)整字段AF(步驟201a’ )，而不是在同步分組SP的專用字段中寫入它(步驟201a)。具體而言，入口物理接口 PHYin優(yōu)選地從在調(diào)整字段AF中包含的累計(jì)駐留時(shí)間CRT減去入口物理時(shí)間戳TS(IN，PHY)。然后與第一變化相似地執(zhí)行步驟202至206。然后在已經(jīng)完成虛擬出口物理時(shí)間戳VIRTUAL_TS(EG，PHY)的計(jì)算(步驟206)之后，虛擬出口物理時(shí)間戳VIRTUAL_TS(EG，PHY)由出口分組處理器P Peg直接用來更新同步分組SP的調(diào)整字段AF(步驟208’)而不是計(jì)算駐留時(shí)間RT (步驟207)。具體而言，出口分組處理器PPeg將虛擬出口物理時(shí)間戳VIRTUAL_TS(EG，PHY)與累計(jì)駐留時(shí)間CRT相力口。應(yīng)當(dāng)注意在第二變化的步驟201a’和208’中執(zhí)行的操作基本上對(duì)應(yīng)于第一變化的操作207-208。因此有利地根據(jù)這一第二變化，在同步分組SP中無需專用字段用于向出口分組處理器PPeg轉(zhuǎn)發(fā)入口物理時(shí)間戳TS (IN, PHY)。圖5示出了根據(jù)本發(fā)明第二實(shí)施例的分組交換網(wǎng)絡(luò)的第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的框圖。第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2優(yōu)選地相鄰。第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2 二者與上文描述的節(jié)點(diǎn)N相似。具體而言，第一節(jié)點(diǎn)NI優(yōu)選地包括出口電路ECl，該出口電路又包括級(jí)聯(lián)連接的出口分組處理器PPleg、出口緩沖器Bleg和出口物理接口 PHYleg。出口電路ECl優(yōu)選地還包括出口時(shí)間戳生成器TSGleg。根據(jù)這一第二實(shí)施例，如下文將更詳細(xì)描述的那樣，出口時(shí)間戳生成器TSGleg適合用于與出口物理接口 PHYleg配合以便生成出口物理時(shí)間戳。優(yōu)選地，出口電路ECl也包括連接到出口時(shí)間戳生成器TSGleg和物理出口接口 PHYleg的計(jì)算模塊CM1。在圖5中未示出第一節(jié)點(diǎn)NI的其它部件，因?yàn)樗鼈兣c本發(fā)明無關(guān)。另一方面，第二節(jié)點(diǎn)N2優(yōu)選地包括入口電路IC2，該入口電路又包括級(jí)聯(lián)連接的入口物理接口 PHY2in、入口緩沖器B2in和入口分組處理器PP2in。入口電路IC2優(yōu)選地還包括入口時(shí)間戳生成器TSG2in。根據(jù)本發(fā)明的這一第二實(shí)施例，入口時(shí)間戳生成器TSG2in適合用于與入口分組處理器PP2in配合以便生成入口邏輯時(shí)間戳。在圖5中未示出第二節(jié)點(diǎn)N2的其它部件，因?yàn)樗鼈兣c本說明書無關(guān)。參照?qǐng)D6a，現(xiàn)在將描述根據(jù)本發(fā)明第二實(shí)施例的第一變化的第一節(jié)點(diǎn)NI的操作。假設(shè)第一節(jié)點(diǎn)NI生成分組并且從與之相鄰的更多節(jié)點(diǎn)(在圖5中未示出)接收分組。這些分組可以包括數(shù)據(jù)分組和/或同步分組。優(yōu)選地根據(jù)同步協(xié)議、比如IEEE1588 -2008協(xié)議格式化同步分組?？绲谝还?jié)點(diǎn)NI的各種部件轉(zhuǎn)發(fā)這些分組直至其部分由出口分組處理器PPleg接收，該出口分組處理器處理它們并且向出口緩沖器Bleg轉(zhuǎn)發(fā)它們。出口緩沖器Bleg優(yōu)選地存儲(chǔ)分組并且向出口物理接口 PHYleg轉(zhuǎn)發(fā)它們。具體而言，出口物理接口 PHYleg從出口緩沖器Bleg接收同步分組SP (步驟600)。優(yōu)選地如圖3a中示出并且上文描述的那樣格式化同步分組SP。在步驟600期間，出口物理接口 PHYleg優(yōu)選地向同步分組SP關(guān)聯(lián)序號(hào)SN，該序號(hào)SN考慮在出口物理接口 PHYleg接收分組的順序。另外，在步驟600期間，出口物理接口 PHYleg優(yōu)選地從同步分組SP讀取已經(jīng)在第一節(jié)點(diǎn)NI在接收同步分組SP時(shí)生成的入口時(shí)間戳(步驟600a)。入口時(shí)間戳可以是邏輯或者物理的。為了簡化，下文假設(shè)入口時(shí)間戳是入口物理時(shí)間戳TSl (IN, PHY)。然后，出口時(shí)間戳生成器TSGleg優(yōu)選地生成出口物理時(shí)間戳TSl (EG, PHY)(步驟601)。計(jì)算模塊CMl然后優(yōu)選地計(jì)算虛擬入口邏輯時(shí)間戳￥1奶以1^_了52(爪，11 )，該時(shí)間戳基本上指示同步分組SP將由第二節(jié)點(diǎn)N2的入口分組處理器PP2in接收的時(shí)間(步驟602)。出于這一目的，在步驟602期間，計(jì)算模塊CMl優(yōu)選地假設(shè)虛擬入口物理時(shí)間戳VIRTUAL_TS2(IN, PHY)等于出口物理時(shí)間戳TSl (EG，PHY)，該虛擬入口物理時(shí)間戳基本上指示同步分組SP由入口物理接口 PHY2in實(shí)際接收的時(shí)間(即假設(shè)同步分組SP沿著連接第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的物理鏈路的傳播時(shí)間基本上為零)。計(jì)算模塊CMl然后優(yōu)選地將駐留時(shí)間RT’ (步驟603)計(jì)算為虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)與入口物理時(shí)間戳 TS I (IN，PHY)之差，即RT，= VIRTUAL_TS2 (IN, LOG) -TSl (IN, PHY)。[7] 出口物理接口 PHYleg然后優(yōu)選地通過將根據(jù)式[7]計(jì)算的駐留時(shí)間RT’與在同步分組SP的標(biāo)頭H-SP的調(diào)整字段AF中包括的累計(jì)駐留時(shí)間CRT相加來更新該累計(jì)駐留時(shí)間。然后，出口物理接口 PHYeg向第二節(jié)點(diǎn)N2發(fā)送同步分組SP (步驟605)。下文將詳細(xì)描述計(jì)算節(jié)點(diǎn)CMl在步驟602期間執(zhí)行的虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)的計(jì)算。優(yōu)選地，計(jì)算模塊CMl知道與第二節(jié)點(diǎn)N2的入口緩沖器B2in關(guān)聯(lián)的多個(gè)。這些參數(shù)優(yōu)選地包括以下參數(shù)中的一個(gè)或者多個(gè)參數(shù)-寫入位速率WR’；-讀取位速率RR’；-寫入粒度WG’，即在入口緩沖器B2in中并行寫入的位數(shù)；-讀取粒度RG’，即從入口緩沖器B2in并行讀取的位數(shù)；-寫入開通延時(shí)WC’，即分組在向入口緩沖器B2in中寫入它們時(shí)經(jīng)歷的恒定延遲；-讀取開通延時(shí)RC’，即分組在從入口緩沖器B2in讀取它們時(shí)經(jīng)歷的恒定延遲；以及-調(diào)整因子A’(上文與第一實(shí)施例的調(diào)整因子A結(jié)合闡述的相同考慮也適用于調(diào)整因子A’、因此將不加以重復(fù))。在步驟602期間，計(jì)算模塊CMl優(yōu)選地執(zhí)行以下子步驟a)它檢測同步分組SP的序號(hào)SN和位數(shù)L(SN)；b)它借助下式計(jì)算將向入口緩沖器B2in中完全寫入同步分組SP的時(shí)間TT(SN)TT(SN) = TSl (EG，PHY)+WC’ +WG，Xceil (L(SN)/WG，)/WR，； [8]其中ceil (L(SN)/WG’ )指示不低于L(SN)與WG’之比的最小整數(shù)；c)它借助下式僅考慮讀取在開始寫入同步分組SP之前已經(jīng)向入口緩沖器B2in中存儲(chǔ)的位的操作而未考慮寫入同步分組SP的操作來計(jì)算入口緩沖器B2in在時(shí)間TT(SN)的填充水平FLb (SN)FLb (SN) = max {O, [FLa(SN-1)-A’ XRR’ X (TT (SN)-TT (SN-I)) ]} [9]
FLa(SN-I)是也考慮讀取開通延時(shí)RC’、在向入口緩沖器B2in中完全寫入在同步分組SP之前的分組(即具有等于SN-I的序號(hào)的分組)時(shí)入口緩沖器B2in的填充水平。符號(hào)表示max{ · }指示填充水平FLb(SN)等于在花括號(hào)中包括的值之中的最大值，而TT(SN-I)是已經(jīng)向入口緩沖器B2in中完全寫入在同步分組SP之前的分組的時(shí)間。因此FLb (SN)在填充水平FLa (SN-I)和讀取位速率RR’使得在時(shí)間間隔TT(SN)-TT(SN-I)中入口緩沖器B2in變成全空時(shí)等于零；d)它借助下式計(jì)算虛擬入口邏輯時(shí)間戳VIRTUAL_TS2(IN，LOG)VIRTUAL_TS2(IN, LOG) = TT(SN)+ [RGj Xceil(FLb(SN)/RG’ )/RR，]+RC，；[10] 以及e)它借助下式計(jì)算在向入口緩沖器B2in中完全寫入同步分組SP時(shí)入口緩沖器B2in的填充水平FLa (SN)FLa(SN) = FLb (SN)+RC’ XRR’ +L(SN)。[11]根據(jù)上式[10]計(jì)算的虛擬入口邏輯時(shí)間戳VIRTUAL_TS2(IN，LOG)僅考慮同步分組SP在它存儲(chǔ)于入口緩沖器B2in內(nèi)時(shí)積累的延遲。式[10]未考慮例如由于可能設(shè)置于入口物理接口 PHY2in與入口分組處理器PP2in之間的其它塊(在圖5中未示出)處理同步分組SP所致的其它可能延遲。如果這些其它可能延遲已知、恒定并且在兩個(gè)方向(TX比對(duì)RX)上不同，則可以如IEEE 1588 -2008協(xié)議預(yù)見的那樣補(bǔ)償它們。優(yōu)選地針對(duì)在第一節(jié)點(diǎn)NI接收并且向第二節(jié)點(diǎn)N2轉(zhuǎn)發(fā)的每個(gè)同步分組重復(fù)步驟600-605 (包括上文描述的步驟602的子步驟a) _e))。在數(shù)據(jù)分組的情況下，優(yōu)選地省略步驟602的子步驟d)和步驟603-604。圖6b示出了根據(jù)本發(fā)明第二實(shí)施例的第二變化的節(jié)點(diǎn)NI的操作。根據(jù)該第二變化，在同步分組SP的專用字段中未包括已經(jīng)在第一節(jié)點(diǎn)NI在接收同步分組SP時(shí)生成的入口時(shí)間戳而是(與第一實(shí)施例的第二變化相似)已經(jīng)從在入口分組處理器PPleg接收之前在同步分組SP的調(diào)整字段AF中包含的累計(jì)駐留時(shí)間CRT減去該入口時(shí)間戳。因此根據(jù)這一第二變化，省略步驟600a。然后與第一變化相似地執(zhí)行步驟601和602。然后在已經(jīng)完成虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)的計(jì)算(步驟602)之后，虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)由出口物理接口 PHYleg用來更新同步分組SP的調(diào)整字段AF(步驟604’)而不是計(jì)算駐留時(shí)間RT’(步驟603)。具體而言，出口物理接口 PHYleg將虛擬入口邏輯時(shí)間戳VIRTUAL_TS2(IN，LOG)與累計(jì)駐留時(shí)間CRT直接相力口。應(yīng)當(dāng)注意在出口分組處理器PPleg接收之前執(zhí)行的減法和在第二變化的步驟604’中執(zhí)行的操作基本上對(duì)應(yīng)于第一變化的操作603-604。因此有利地根據(jù)這一第二變化，在同步分組SP中無需專用字段用于向出口物理接口 PHYleg轉(zhuǎn)發(fā)入口時(shí)間戳。圖7示出了根據(jù)本發(fā)明第三實(shí)施例的第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的又一框圖。具體而言，根據(jù)這一第三實(shí)施例，如下文將詳細(xì)描述的那樣，出口時(shí)間戳生成器TSGlg適合用于與出口分組處理器PPleg配合以便生成出口邏輯時(shí)間戳。參照?qǐng)D8a，現(xiàn)在將描述根據(jù)本發(fā)明第三實(shí)施例的第一變化的第一節(jié)點(diǎn)NI的操作。假設(shè)第一節(jié)點(diǎn)NI生成分組并且從與之相鄰的更多節(jié)點(diǎn)(在圖7中未示出)接收分組。這些分組可以包括數(shù)據(jù)分組和/或同步分組。優(yōu)選地根據(jù)同步協(xié)議、比如IEEE1588 -2008協(xié)議格式化同步分組?？绲谝还?jié)點(diǎn)NI的各種部件轉(zhuǎn)發(fā)這些分組直至其部分由出口分組處理器PPleg接收。具體而言，出口分組處理器PPleg接收同步分組SP (步驟800)。優(yōu)選地如圖3a中示出并且上文描述的那樣格式化同步分組SP。在步驟800期間，出口分組處理器PPleg優(yōu)選地向同步分組SP關(guān)聯(lián)序號(hào)SN，該序號(hào)SN考慮在出口分組處理器PPleg接收分組的順序。另外，在步驟800期間，出口分組處理器PPleg優(yōu)選地從同步分組SP讀取已經(jīng)在第一節(jié)點(diǎn)NI在接收同步分組SP時(shí)生成的入口時(shí)間戳(步驟800a)。入口時(shí)間戳可以是邏輯或者物理的。為了簡化，下文假設(shè)入口時(shí)間戳是入口物理時(shí)間戳TSI (IN，PHY)。然后，出口時(shí)間戳生成器TSGleg優(yōu)選地生成出口邏輯時(shí)間戳TSl (EG, LOG)(步驟 801)。然后，計(jì)算模塊CMl計(jì)算虛擬出口物理時(shí)間戳VIRTUAL_TS1 (EG7PHY)，該時(shí)間戳基本上指示同步分組SP將由出口物理接口 PHYleg發(fā)送的時(shí)間(步驟802)。另外，計(jì)算模塊CMl優(yōu)選地計(jì)算虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)，該時(shí)間戳基本上指示同步分組SP將由入口分組處理器PP2in接收的時(shí)間(步驟803)。出于這一目的，在步驟803期間，計(jì)算模塊CMl優(yōu)選地假設(shè)虛擬入口物理時(shí)間戳VIRTUAL_TS2 (IN, PHY)等于虛擬出口物理時(shí)間戳VIRTUAL_TS1 (EG,PHY)(即假設(shè)同步分組SP沿著連接第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的物理鏈路的傳播時(shí)間基本上為零)，該虛擬入口物理時(shí)間戳基本上指示同步分組SP將由入口物理接口 PHY2in實(shí)際接收的時(shí)間。計(jì)算模塊CMl然后優(yōu)選地將駐留時(shí)間RT”(步驟804)計(jì)算為虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)與入口物理時(shí)間戳 TSl (IN，PHY)之差，即RT” = VIRTUAL_TS2 (IN, LOG) -TSl (IN, PHY)。 [12]出口分組處理器PPlg然后優(yōu)選地使用根據(jù)式[12]計(jì)算的駐留時(shí)間RT”以更新在同步分組SP的標(biāo)頭H-SP的調(diào)整字段AF中包括的累計(jì)駐留時(shí)間CRT (步驟805)。隨后，同步分組SP由出口分組處理器PPleg向出口緩沖器Bleg轉(zhuǎn)發(fā)，并且它存儲(chǔ)于該出口緩沖器中(步驟806)。然后向出口物理接口 PHYleg轉(zhuǎn)發(fā)同步分組SP，該出口物理接口向第二節(jié)點(diǎn)N2轉(zhuǎn)發(fā)它(步驟807)。使用涉及第一節(jié)點(diǎn)NI的出口緩沖器Bleg的參數(shù)，計(jì)算模塊CMl在步驟802期間執(zhí)行的虛擬出口物理時(shí)間戳VIRTUAL_TS1(EG，PHY)的計(jì)算與根據(jù)本發(fā)明的第一實(shí)施例在步驟206執(zhí)行的虛擬出口物理時(shí)間戳VIRTUAL_TS(EG，PHY)的計(jì)算基本上相同。此外，使用涉及第二節(jié)點(diǎn)N2的入口緩沖器B2in的參數(shù)，計(jì)算模塊CMl在步驟803期間執(zhí)行的虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)的計(jì)算與根據(jù)本發(fā)明的第二實(shí)施例在步驟602期間執(zhí)行的虛擬入口邏輯時(shí)間戳VIRTUAL_TS(IN，LOG)的計(jì)算基本上相同。因此將不重復(fù)虛擬出口物理時(shí)間戳VIRTUAL_TS1 (EG7PHY)和虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN，LOG)的計(jì)算的詳細(xì)描述。圖Sb示出了根據(jù)本發(fā)明第三實(shí)施例的第二變化的節(jié)點(diǎn)NI的操作。根據(jù)這一第二變化，在同步分組SP的專用字段中未包括已經(jīng)在第一節(jié)點(diǎn)NI在接收同步分組SP時(shí)生成的入口時(shí)間戳而是(與第一和第二實(shí)施例的第二變化相似)已經(jīng)從在出口分組處理器PPleg接收之前在同步分組SP的調(diào)整字段AF中包含的累計(jì)駐留時(shí)間CRT減去該入口時(shí)間戳。因此根據(jù)這一第二變化，省略步驟800a。然后與第一變化相似地執(zhí)行步驟801-8032。然后在已經(jīng)完成虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)的計(jì)算(步驟803)之后，虛擬入口邏輯時(shí)間戳VIRTUAL_TS2(IN，LOG)由出口分組處理器PPleg用來更新同步分組SP的調(diào)整字段AF(步驟805’)而不是計(jì)算駐留時(shí)間RT”(步驟804)。具體而言，出口分組處理器PPleg將虛擬入口邏輯時(shí)間戳VIRTUAL_TS2 (IN, LOG)與累計(jì)駐留時(shí)間CRT直接相加。應(yīng)當(dāng)注意在出口分組處理器PPleg接收之前執(zhí)行的減法和在第二變化的步驟805’中執(zhí)行的操作基本上對(duì)應(yīng)于第一變化的操作8 04-805。因此有利地根據(jù)這一第二變化，在同步分組SP中無需專用字段用于向出口分組處理器PPleg轉(zhuǎn)發(fā)入口時(shí)間戳。因此，盡管在第一實(shí)施例中(即在節(jié)點(diǎn)不能生成入口物理時(shí)間戳?xí)r)節(jié)點(diǎn)本身能夠考慮出口緩沖器Beg引入的延遲來計(jì)算同步分組SP的駐留時(shí)間，但是根據(jù)第二和第三實(shí)施例(即在節(jié)點(diǎn)不能生成入口物理時(shí)間戳?xí)r)，節(jié)點(diǎn)本身不能考慮它的入口緩沖器B2in引入的延遲來執(zhí)行計(jì)算。這是因?yàn)楣?jié)點(diǎn)不能知道它的入口緩沖器B2in在已經(jīng)接收同步分組SP時(shí)的填充水平是什么。因此，節(jié)點(diǎn)不能計(jì)算它的入口緩沖器B2in引入的延遲。根據(jù)這些第二和第三實(shí)施例，上游節(jié)點(diǎn)(即從其接收分組的節(jié)點(diǎn))執(zhí)行駐留時(shí)間的計(jì)算并且使用它以便也考慮下游節(jié)點(diǎn)的入口緩沖器B2in引入的延遲來更新同步分組的累計(jì)駐留時(shí)間。這是有可能的，因?yàn)樯嫌喂?jié)點(diǎn)預(yù)先知道下游節(jié)點(diǎn)的業(yè)務(wù)條件并且它然后可以預(yù)見下游節(jié)點(diǎn)的入口緩沖器引入的延遲。如果節(jié)點(diǎn)既不能生成入口物理時(shí)間戳也不能生成出口物理時(shí)間戳，則可以組合上
文描述的第一和第二/第三實(shí)施例。具體而言，節(jié)點(diǎn)的入口緩沖器引入的延遲可以在上游節(jié)點(diǎn)中被計(jì)算，并且將它與同步分組在上游節(jié)點(diǎn)內(nèi)的駐留時(shí)間相加(根據(jù)第二或者第三實(shí)施例)。另一方面，在節(jié)點(diǎn)本身計(jì)算出口緩沖器引入的延遲，并且將它與同步分組在節(jié)點(diǎn)本身的駐留時(shí)間相加。也在這一情況下，然后有利地有可能更新在同步分組的調(diào)整字段AF中包括的累計(jì)駐留時(shí)間CRT以便考慮節(jié)點(diǎn)的入口和出口緩沖器引起的延遲。在本發(fā)明第一、第二和第三實(shí)施例的上文描述中，已經(jīng)假設(shè)節(jié)點(diǎn)N、NI實(shí)施上文提到的一步時(shí)鐘機(jī)制，即節(jié)點(diǎn)N、NI能夠計(jì)算同步分組SP的駐留時(shí)間并且在向更多節(jié)點(diǎn)轉(zhuǎn)發(fā)同步分組SP之前將它用于更新同步分組SP本身的調(diào)整字段。然而根據(jù)其它有利實(shí)施例，節(jié)點(diǎn)N、N1可以實(shí)施上文提到的兩步時(shí)鐘機(jī)制。根據(jù)這些有利實(shí)施例，節(jié)點(diǎn)N、NI如上文描述的那樣計(jì)算同步分組SP的駐留時(shí)間(或者虛擬時(shí)間戳)、然后將駐留時(shí)間(或者虛擬時(shí)間戳)用于更新(節(jié)點(diǎn)N、N1可能生成的)后續(xù)分組的
調(diào)整字段?？梢酝ㄟ^使用專用硬件以及能夠與適當(dāng)軟件關(guān)聯(lián)執(zhí)行軟件的硬件來提供圖I、圖5和圖7的節(jié)點(diǎn)中所示各種單元的功能。當(dāng)由處理器(即分組處理器)提供時(shí)，功能可以由單個(gè)專用處理器、由單個(gè)共享處理器或者由多個(gè)個(gè)別處理器提供，這些多個(gè)個(gè)別處理器中的一些個(gè)別處理器可以被共享。另外，術(shù)語“處理器”的明確使用不應(yīng)解釋為僅指代能夠執(zhí)行軟件的硬件并且可以隱含地包括而不限于數(shù)字信號(hào)處理器(DSP)硬件、網(wǎng)絡(luò)處理器、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)、用于存儲(chǔ)軟件的只讀存儲(chǔ)器(ROM)、隨機(jī)存取存儲(chǔ)器(RAM)和非易失性儲(chǔ)存器。也可以包括其它常規(guī)和/或定制硬件。
權(quán)利要求
1.一種用于更新在分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)(N，NI)接收的同步分組(SP)的累計(jì)駐留時(shí)間(CRT)的方法，所述累計(jì)駐留時(shí)間(CRT)等于所述同步分組(SP)在所述分組交換網(wǎng)絡(luò)的設(shè)置于已經(jīng)生成所述同步分組(SP)的又一節(jié)點(diǎn)與所述節(jié)點(diǎn)(N，N1)之間的節(jié)點(diǎn)的駐留時(shí)間的累計(jì)求和，所述節(jié)點(diǎn)(N，N1)包括配置成接收所述同步分組(SP)的入口電路(IC)和配置成向所述分組交換通信網(wǎng)絡(luò)的再一節(jié)點(diǎn)(N2)發(fā)送所述同步分組(SP)的出口電路(EC，ECl),所述方法包括 a)在所述出口電路(EC，EC1)處從所述入口電路(IC)接收所述同步分組(SP)； b)在所述出口電路(EC，ECl)的出口時(shí)間戳生成器(TSGeg，TSGleg)處生成出口時(shí)間戳(TS (EG，LOG)，TSl (EG, PHY)，TSl (EG, LOG))； c)在所述出口電路(EC,ECl)處基于所述出口時(shí)間戳(TS (EG, LOG)，TSl (EG, PHY)，TSl (EG, LOG))并且基于估計(jì)的可變延遲來計(jì)算虛擬時(shí)間戳(VIRTUAL_TS (EG, PHY)，VIRTUAL_TS2 (IN, LOG))，該估計(jì)的可變延遲是所述同步分組(SP)將由于在位于所述出口時(shí)間戳生成器(TSGeg，TSGleg)下游的緩沖器(Beg，Bleg, B2in)中進(jìn)行緩沖而經(jīng)歷的；以及 d)在所述出口電路(EC，ECl)處，在向所述再一節(jié)點(diǎn)(N2)發(fā)送所述同步分組(SP)之前將所述虛擬時(shí)間戳(VIRTUAL_TS (EG, PHY)，VIRTUAL_TS2 (IN, LOG))用于更新所述累計(jì)駐留時(shí)間(CRT)。
2.根據(jù)權(quán)利要求I所述的方法，其中所述步驟b)包括生成出口邏輯時(shí)間戳(TS(EG，LOG), TSl (EG, LOG))。
3.根據(jù)權(quán)利要求2所述的方法，其中所述步驟c)包括基于所述出口邏輯時(shí)間戳(TS(EG，LOG), TSl (EG, LOG))并且基于估計(jì)的可變延遲來計(jì)算虛擬出口物理時(shí)間戳(VIRTUAL_TS(EG, PHY))，該估計(jì)的可變延遲是所述同步分組(SP)將由于在所述出口電路(EC, ECl)中包括的并且位于所述出口時(shí)間戳生成器(TSGeg，TSGleg)下游的出口緩沖器(Beg, Bleg)中進(jìn)行緩沖而經(jīng)歷的。
4.根據(jù)權(quán)利要求3所述的方法，其中所述步驟c)還包括基于所述虛擬出口物理時(shí)間戳(VIRTUAL_TS(EG, PHY))并且基于估計(jì)的可變延遲來計(jì)算虛擬入口邏輯時(shí)間戳(VIRTUAL_TS2(IN, LOG))，該估計(jì)的可變延遲是所述同步分組(SP)將由于在所述再一節(jié)點(diǎn)(N2)的又一入口電路(IC2)中包括的入口緩沖器(B2in)中進(jìn)行緩沖而經(jīng)歷的。
5.根據(jù)權(quán)利要求I所述的方法，其中所述步驟b)包括生成出口物理時(shí)間戳(TSl(EG，PHY))。
6.根據(jù)權(quán)利要求5所述的方法，其中所述步驟c)包括基于所述出口物理時(shí)間戳(TSl (EG, PHY))并且基于估計(jì)的可變延遲來計(jì)算虛擬入口邏輯時(shí)間戳(VIRTUAL_TS2 (IN，LOG))，該估計(jì)的可變延遲是所述同步分組(SP)將由于在所述再一節(jié)點(diǎn)(N2)的又一入口電路(IC2)中包括的入口緩沖器(B2in)中進(jìn)行緩沖而經(jīng)歷的。
7.根據(jù)任一前述權(quán)利要求所述的方法，其中它還包括在所述步驟a)之前在所述入口電路(IC)接收所述同步分組(SP)時(shí)在所述入口電路(IC)生成入口時(shí)間戳(TS (IN，PHY))。
8.根據(jù)權(quán)利要求7所述的方法，其中它還包括在所述步驟a)之前在所述入口電路(IC)處在所述同步分組(SP)中寫入所述入口時(shí)間戳(TS(IN，PHY))。
9.根據(jù)權(quán)利要求8所述的方法，其中所述步驟d)包括從所述同步分組(SP)讀取所述入口時(shí)間戳(TS(IN，PHY));將駐留時(shí)間(RT，RT’，RT”)計(jì)算為所述虛擬時(shí)間戳(VIRTUAL,TS (EG, PHY), VIRTUAL_TS2 (IN, LOG))與所述入口時(shí)間戳(TS (IN，PHY))之差；以及通過將所述駐留時(shí)間(RT，RT’，RT”)與所述累計(jì)駐留時(shí)間(CRT)相加來更新所述累計(jì)駐留時(shí)間(CRT)。
10.根據(jù)權(quán)利要求7所述的方法，其中它還包括在所述步驟a)之前在所述入口電路(IC)處從所述累計(jì)駐留時(shí)間(CRT)減去所述入口時(shí)間戳(TS(IN，PHY))。
11.根據(jù)權(quán)利要求10所述的方法，其中所述步驟d)包括將所述虛擬時(shí)間戳(VIRTUAL_TS(EG, PHY), VIRTUAL_TS2 (IN, LOG))與所述累計(jì)駐留時(shí)間(CRT)相加。
12.根據(jù)任一前述權(quán)利要求的方法，其中所述步驟d)還包括在向所述再一節(jié)點(diǎn)(N2)發(fā)送所述同步分組(SP)之前在所述同步分組(SP)中寫入所述更新的累計(jì)駐留時(shí)間(CRT)。
13.—種包括計(jì)算機(jī)可執(zhí)行指令的計(jì)算機(jī)程序產(chǎn)品，所述計(jì)算機(jī)可執(zhí)行指令用于在所述程序運(yùn)行于計(jì)算機(jī)上時(shí)執(zhí)行根據(jù)任一前述權(quán)利要求所述的方法的步驟。
14.一種用于分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)(N，NI)，所述節(jié)點(diǎn)(N，NI)包括 -入口電路(1C)，配置成接收具有累計(jì)駐留時(shí)間(CRT)的同步分組(SP)，所述累計(jì)駐留時(shí)間(CRT)等于所述同步分組(SP)在所述分組交換網(wǎng)絡(luò)的設(shè)置于已經(jīng)生成所述同步分組(SP)的又一節(jié)點(diǎn)與所述節(jié)點(diǎn)(N，NI)之間的節(jié)點(diǎn)的駐留時(shí)間的累計(jì)求和；以及 -出口電路(EC, ECl)，配置成從所述入口電路(IC)接收所述同步分組(SP)并且向所述分組交換通信網(wǎng)絡(luò)的再一節(jié)點(diǎn)(N2)發(fā)送所述同步分組(SP)，所述出口電路(EC，EC1)包括 -出口時(shí)間戳生成器(TSGeg，TSGleg)，配置成生成出口時(shí)間戳(TS (EG, LOG)，TSl (EG,PHY)，TSl (EG，LOG));以及 -計(jì)算模塊(CM，CMl)，配置成基于所述出口時(shí)間戳(TS(EG, LOG)，TS I (EG, PHY)，TSl (EG, LOG))以及基于估計(jì)的可變延遲來計(jì)算虛擬時(shí)間戳(VIRTUAL_TS (EG, PHY)，VIRTUAL_TS2 (IN, LOG))，該估計(jì)的可變延遲是所述同步分組(SP)將由于在位于所述出口時(shí)間戳生成器(TSGeg，TSGleg)下游的緩沖器(Beg，Bleg，B2in)中進(jìn)行緩沖而經(jīng)歷的， 其中所述出口電路(EC，ECl)還被配置成將所述虛擬時(shí)間戳(VIRTUAL_TS (EG，PHY)，VIRTUAL_TS2 (IN, LOG))用于更新所述累計(jì)駐留時(shí)間(CRT)。
15.一種分組交換通信網(wǎng)絡(luò)，包括根據(jù)權(quán)利要求14所述的節(jié)點(diǎn)(N，NI)。
全文摘要
本發(fā)明公開一種用于更新在分組交換通信網(wǎng)絡(luò)的節(jié)點(diǎn)接收的同步分組的累計(jì)駐留時(shí)間的方法。累計(jì)駐留時(shí)間等于分組在設(shè)置于已經(jīng)生成分組的又一節(jié)點(diǎn)與該節(jié)點(diǎn)之間的節(jié)點(diǎn)的駐留時(shí)間的累計(jì)時(shí)間。該節(jié)點(diǎn)包括入口電路和出口電路。該方法包括在出口電路處從入口電路接收分組；在出口電路的時(shí)間戳生成器處生成時(shí)間戳；在出口電路處基于時(shí)間戳和分組將由于在位于時(shí)間戳生成器下游的緩沖器中緩沖而經(jīng)歷的估計(jì)可變延遲來計(jì)算虛擬時(shí)間戳；并且在出口電路處、在向再一節(jié)點(diǎn)發(fā)送分組之前將虛擬時(shí)間戳用于更新累計(jì)駐留時(shí)間。
文檔編號(hào)H04L12/26GK102859941SQ201180020475
公開日2013年1月2日 申請(qǐng)日期2011年4月14日 優(yōu)先權(quán)日2010年4月23日
發(fā)明者L·龍切蒂, R·吉米利, G·卡扎尼加, C·科斯坦蒂尼 申請(qǐng)人:阿爾卡特朗訊