專(zhuān)利名稱(chēng)：時(shí)序糾錯(cuò)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種糾錯(cuò)系統(tǒng)，尤指一種用于高速串行數(shù)據(jù)傳輸系統(tǒng)中發(fā)送端的 時(shí)序糾錯(cuò)系統(tǒng)。
背景技術(shù)：
在高速串行數(shù)據(jù)傳輸系統(tǒng)中，發(fā)送端在串化并行數(shù)據(jù)的過(guò)程中，多采用半速時(shí)鐘 來(lái)串化并行數(shù)據(jù)，即時(shí)鐘周期為數(shù)據(jù)位寬的一半。在串化過(guò)程中，由于數(shù)據(jù)率的提高導(dǎo)致時(shí) 序很容易出錯(cuò)，特別是受工藝、電源、溫度等的變化影響，時(shí)序的問(wèn)題尤為突出。在數(shù)據(jù)串化過(guò)程中，同步時(shí)鐘和數(shù)據(jù)在它們各自通路上延遲的偏差，使時(shí)鐘和數(shù) 據(jù)的時(shí)序不能滿(mǎn)足數(shù)據(jù)串化的要求，最終導(dǎo)致串行數(shù)據(jù)抖動(dòng)變大，甚至數(shù)據(jù)位出錯(cuò)。
發(fā)明內(nèi)容鑒于以上內(nèi)容，有必要提供一種能夠自動(dòng)檢測(cè)數(shù)據(jù)串化時(shí)序、糾正時(shí)序偏差的用 于高速串行數(shù)據(jù)傳輸系統(tǒng)中發(fā)送端的時(shí)序糾錯(cuò)系統(tǒng)。一種時(shí)序糾錯(cuò)系統(tǒng)，用于高速串行數(shù)據(jù)傳輸系統(tǒng)中的發(fā)送端，所述時(shí)序糾錯(cuò)系統(tǒng) 包括一接收一并行數(shù)據(jù)的數(shù)據(jù)通路、一接收一時(shí)鐘信號(hào)的延遲可調(diào)的時(shí)鐘通路、一與所述 數(shù)據(jù)通路及所述延遲可調(diào)的時(shí)鐘通路相連并將所述并行數(shù)據(jù)轉(zhuǎn)換為一串行數(shù)據(jù)的串化單 元、一用于將所述串行數(shù)據(jù)轉(zhuǎn)換為一電流信號(hào)或一電壓信號(hào)并輸出的驅(qū)動(dòng)單元及一計(jì)數(shù)與 判決單元，所述計(jì)數(shù)與判決單元計(jì)算所述串行數(shù)據(jù)上升沿或下降沿的數(shù)目，并發(fā)送一用于 調(diào)節(jié)所述時(shí)鐘信號(hào)延遲時(shí)間的調(diào)節(jié)信號(hào)至所述延遲可調(diào)的時(shí)鐘通路來(lái)控制所述串化單元 的時(shí)序。優(yōu)選地，所述串化單元采用半速時(shí)鐘將所述并行數(shù)據(jù)轉(zhuǎn)換為所述串行數(shù)據(jù)，即時(shí) 鐘周期為數(shù)據(jù)位寬的一半。優(yōu)選地，所述調(diào)節(jié)信號(hào)通過(guò)控制所述時(shí)鐘信號(hào)延遲時(shí)間使所述串行數(shù)據(jù)上升沿或 下降沿的數(shù)目與一預(yù)先設(shè)定的正確數(shù)目相同，所述串化單元的時(shí)序達(dá)到最優(yōu)值。優(yōu)選地，所述并行數(shù)據(jù)通過(guò)所述數(shù)據(jù)通路傳送至所述串化單元，所述時(shí)鐘信號(hào)通 過(guò)所述延遲可調(diào)的時(shí)鐘通路傳送至所述串化單元。優(yōu)選地，所述串化單元將所述并行數(shù)據(jù)轉(zhuǎn)換為所述串行數(shù)據(jù)后，將所述串行數(shù)據(jù) 傳送至所述驅(qū)動(dòng)單元及所述計(jì)數(shù)與判決單元。相對(duì)現(xiàn)有技術(shù)，本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)利用訓(xùn)練碼的串化過(guò)程，檢測(cè)串化時(shí)序， 并進(jìn)行時(shí)序調(diào)整，從而得到合理的串化時(shí)序，在時(shí)序調(diào)整完畢后，再進(jìn)行正常數(shù)據(jù)的串化和 發(fā)送，有效地解決了串化過(guò)程中的時(shí)序問(wèn)題。

圖1為本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)較佳實(shí)施方式的系統(tǒng)結(jié)構(gòu)圖。圖2為本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)較佳實(shí)施方式的工作原理示意圖。[0013]圖3為本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)較佳實(shí)施方式理想串化時(shí)序時(shí)的波形示意圖。圖4為本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)較佳實(shí)施方式時(shí)鐘提前的串化時(shí)序的波形示意 圖。圖5為本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)較佳實(shí)施方式時(shí)鐘滯后的串化時(shí)序的波形示意 圖。
具體實(shí)施方式
請(qǐng)參閱圖1，本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)較佳實(shí)施方式用于高速串行數(shù)據(jù)傳輸系統(tǒng) 中一發(fā)送端，其包括一數(shù)據(jù)通路、一延遲可調(diào)的時(shí)鐘通路、一用于將一并行數(shù)據(jù)轉(zhuǎn)換為一串 行數(shù)據(jù)的串化單元、一用于將串行數(shù)據(jù)轉(zhuǎn)換為電流信號(hào)或電壓信號(hào)的驅(qū)動(dòng)單元及一計(jì)數(shù)與 判決單元。一 N位并行數(shù)據(jù)通過(guò)該數(shù)據(jù)通路輸入該串化單元，一時(shí)鐘信號(hào)通過(guò)該延遲可調(diào) 的時(shí)鐘通路輸入該串化單元。該串化單元對(duì)該N位并行數(shù)據(jù)進(jìn)行串化處理后輸出一位串行 數(shù)據(jù)至該驅(qū)動(dòng)單元及該計(jì)數(shù)與判決單元。該計(jì)數(shù)與判決單元用于計(jì)算該串行數(shù)據(jù)上升沿 或下降沿的數(shù)目，判斷該串行數(shù)據(jù)上升沿或下降沿的數(shù)目是否與一預(yù)先設(shè)定的正確的數(shù)目 相同，及發(fā)送一用于控制延遲時(shí)間的調(diào)節(jié)信號(hào)至該延遲可調(diào)的時(shí)鐘通路，通過(guò)調(diào)節(jié)時(shí)鐘信 號(hào)的延遲時(shí)間來(lái)控制串化單元的串化時(shí)序。該驅(qū)動(dòng)單元將串化后的串行數(shù)據(jù)通過(guò)發(fā)送端輸 出ο在進(jìn)行正常數(shù)據(jù)傳輸之前，先發(fā)送一段預(yù)先設(shè)定的用于檢測(cè)和調(diào)節(jié)串化單元的時(shí) 序的并行數(shù)據(jù)訓(xùn)練碼至該數(shù)據(jù)通路。該串化單元將該訓(xùn)練碼轉(zhuǎn)換為一串行數(shù)據(jù)，作為該驅(qū) 動(dòng)單元及該計(jì)數(shù)與判決單元的輸入數(shù)據(jù)。由于該訓(xùn)練碼與訓(xùn)練碼的傳輸時(shí)間是預(yù)先設(shè)定 的，因此在設(shè)定的傳輸時(shí)間內(nèi)，訓(xùn)練碼的上升沿或下降沿的數(shù)目是固定不變的。該計(jì)數(shù)與判 決單元能夠計(jì)算出在設(shè)定的時(shí)間里串行數(shù)據(jù)的上升沿或下降沿的數(shù)目，并通過(guò)發(fā)送一調(diào)節(jié) 信號(hào)對(duì)延遲可調(diào)的時(shí)鐘通路進(jìn)行延遲掃描，即控制其延時(shí)由大到小或由小到大變化。當(dāng)時(shí) 鐘信號(hào)相對(duì)于數(shù)據(jù)延時(shí)變小時(shí)，時(shí)鐘信號(hào)的采樣時(shí)間提前，時(shí)序出錯(cuò)，串化單元輸出的串行 數(shù)據(jù)的上升沿或下降沿的數(shù)目變大；當(dāng)時(shí)鐘信號(hào)相對(duì)于數(shù)據(jù)延時(shí)變大時(shí)，時(shí)鐘信號(hào)的采樣 時(shí)間滯后，時(shí)序出錯(cuò)，串化單元輸出的串行數(shù)據(jù)的上升沿或下降沿的數(shù)目變大。因?yàn)闀r(shí)鐘 信號(hào)的采樣時(shí)間提前和滯后的機(jī)率相同，所以在延遲掃描時(shí)找出出現(xiàn)上述兩種狀態(tài)的時(shí)間 后，通過(guò)計(jì)數(shù)與判決單元使得調(diào)節(jié)信號(hào)處于上述兩種狀態(tài)的中間態(tài)，此時(shí)的時(shí)序?yàn)樽顑?yōu)的 采樣時(shí)序，串化數(shù)據(jù)的上升沿或下降沿的數(shù)目與預(yù)先設(shè)定的正確的數(shù)目相同。請(qǐng)參閱圖2，以二位數(shù)據(jù)串化為例，先發(fā)送一段二位并行數(shù)據(jù)的訓(xùn)練碼，包括第一 并行數(shù)據(jù)“*#01010101#*”及第二并行數(shù)據(jù)“*#00000000#*”。當(dāng)時(shí)鐘信號(hào)為高電平時(shí)， 第一并行數(shù)據(jù)被選中，當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，第二并行數(shù)據(jù)被選中。請(qǐng)同時(shí)參閱圖2及圖3，當(dāng)串化單元的時(shí)序正確時(shí)，該串化單元將二位并行數(shù)據(jù)轉(zhuǎn) 換為一位串行數(shù)據(jù)“###0010001000100010###*”。該串行數(shù)據(jù)的上升沿或下降沿的 數(shù)目是固定的，也就是說(shuō)，每100個(gè)數(shù)據(jù)位會(huì)出現(xiàn)25次上升沿或下降沿。但是，由于受工藝、電源、溫度等的變化影響，實(shí)際電路的時(shí)序可能出錯(cuò)。在 時(shí)鐘通路上的時(shí)間延遲可能延長(zhǎng)或縮短，最終導(dǎo)致時(shí)序出現(xiàn)錯(cuò)誤。在本實(shí)施方式中， 當(dāng)時(shí)間延遲延長(zhǎng)時(shí)，即時(shí)鐘滯后時(shí)，如圖2與圖5所示，輸出的錯(cuò)誤的串行數(shù)據(jù)為 “***#*1010010100*##*”，其中會(huì)出現(xiàn)50個(gè)上升沿或下降沿；當(dāng)時(shí)間延遲縮短時(shí)，即時(shí)鐘提前時(shí)，如圖2與圖4所示，輸出的錯(cuò)誤的串行數(shù)據(jù)為“******1010010100******”，其中 會(huì)出現(xiàn)50個(gè)上升沿或下降沿，上升沿或下降沿的數(shù)目均為正確數(shù)目的二倍。該計(jì)數(shù)與判決單元發(fā)送一調(diào)節(jié)信號(hào)來(lái)控制延遲可調(diào)的時(shí)鐘通路的延遲時(shí)間，即控 制其延時(shí)由大到小或由小到大變化。當(dāng)時(shí)鐘信號(hào)相對(duì)于數(shù)據(jù)延時(shí)變小時(shí)，時(shí)鐘信號(hào)的采樣 時(shí)間提前，時(shí)序出錯(cuò)，串化單元輸出的串行數(shù)據(jù)的上升沿或下降沿的數(shù)目變大；當(dāng)時(shí)鐘信號(hào) 相對(duì)于數(shù)據(jù)延時(shí)變大時(shí)，時(shí)鐘信號(hào)的采樣時(shí)間滯后，時(shí)序出錯(cuò)，串化單元輸出的串行數(shù)據(jù)的 上升沿或下降沿的數(shù)目變大。因?yàn)闀r(shí)鐘信號(hào)的采樣時(shí)間提前和滯后的機(jī)率相同，所以在延 遲掃描時(shí)找出出現(xiàn)上述兩種狀態(tài)的時(shí)間后，通過(guò)計(jì)數(shù)與判決單元使得調(diào)節(jié)信號(hào)處于上述兩 種狀態(tài)的中間態(tài)，此時(shí)的時(shí)序?yàn)樽顑?yōu)的采樣時(shí)序，串化數(shù)據(jù)的上升沿或下降沿的數(shù)目與預(yù) 先設(shè)定的正確的數(shù)目相同。當(dāng)通過(guò)該二位并行數(shù)據(jù)的訓(xùn)練碼將串化單元的時(shí)序調(diào)整完畢后，則可以開(kāi)始進(jìn)行 正常并行數(shù)據(jù)的串化與發(fā)送。本實(shí)用新型時(shí)序糾錯(cuò)系統(tǒng)利用訓(xùn)練碼的串化過(guò)程，檢測(cè)串化時(shí)序，并進(jìn)行時(shí)序調(diào) 整，從而得到合理的串化時(shí)序，在時(shí)序調(diào)整完畢后，再進(jìn)行正常數(shù)據(jù)的串化和發(fā)送，有效地 解決了串化過(guò)程中的時(shí)序問(wèn)題。
權(quán)利要求1.一種時(shí)序糾錯(cuò)系統(tǒng)，用于高速串行數(shù)據(jù)傳輸系統(tǒng)中的發(fā)送端，其特征在于所述時(shí) 序糾錯(cuò)系統(tǒng)包括一接收一并行數(shù)據(jù)的數(shù)據(jù)通路、一接收一時(shí)鐘信號(hào)的延遲可調(diào)的時(shí)鐘通 路、一與所述數(shù)據(jù)通路及所述延遲可調(diào)的時(shí)鐘通路相連并將所述并行數(shù)據(jù)轉(zhuǎn)換為一串行數(shù) 據(jù)的串化單元、一用于將所述串行數(shù)據(jù)轉(zhuǎn)換為一電流信號(hào)或一電壓信號(hào)并輸出的驅(qū)動(dòng)單元 及一計(jì)數(shù)與判決單元，所述計(jì)數(shù)與判決單元計(jì)算所述串行數(shù)據(jù)上升沿或下降沿的數(shù)目，并 發(fā)送一用于調(diào)節(jié)所述時(shí)鐘信號(hào)延遲時(shí)間的調(diào)節(jié)信號(hào)至所述延遲可調(diào)的時(shí)鐘通路來(lái)控制所 述串化單元的時(shí)序。
2.如權(quán)利要求1所述的時(shí)序糾錯(cuò)系統(tǒng)，其特征在于所述串化單元采用半速時(shí)鐘將所 述并行數(shù)據(jù)轉(zhuǎn)換為所述串行數(shù)據(jù)，即時(shí)鐘周期為數(shù)據(jù)位寬的一半。
3.如權(quán)利要求1所述的時(shí)序糾錯(cuò)系統(tǒng)，其特征在于所述調(diào)節(jié)信號(hào)通過(guò)控制所述時(shí)鐘 信號(hào)延遲時(shí)間使所述串行數(shù)據(jù)上升沿或下降沿的數(shù)目與一預(yù)先設(shè)定的正確數(shù)目相同，所述 串化單元的時(shí)序達(dá)到最優(yōu)值。
4.如權(quán)利要求1所述的時(shí)序糾錯(cuò)系統(tǒng)，其特征在于所述并行數(shù)據(jù)通過(guò)所述數(shù)據(jù)通路 傳送至所述串化單元，所述時(shí)鐘信號(hào)通過(guò)所述延遲可調(diào)的時(shí)鐘通路傳送至所述串化單元。
5.如權(quán)利要求4所述的時(shí)序糾錯(cuò)系統(tǒng)，其特征在于所述串化單元將所述并行數(shù)據(jù)轉(zhuǎn) 換為所述串行數(shù)據(jù)后，將所述串行數(shù)據(jù)傳送至所述驅(qū)動(dòng)單元及所述計(jì)數(shù)與判決單元。
專(zhuān)利摘要一種時(shí)序糾錯(cuò)系統(tǒng)，用于高速串行數(shù)據(jù)傳輸系統(tǒng)中的發(fā)送端，所述時(shí)序糾錯(cuò)系統(tǒng)包括一接收一并行數(shù)據(jù)的數(shù)據(jù)通路、一接收一時(shí)鐘信號(hào)的延遲可調(diào)的時(shí)鐘通路、一與所述數(shù)據(jù)通路及所述延遲可調(diào)的時(shí)鐘通路相連并將所述并行數(shù)據(jù)轉(zhuǎn)換為一串行數(shù)據(jù)的串化單元、一用于將所述串行數(shù)據(jù)轉(zhuǎn)換為一電流信號(hào)或一電壓信號(hào)并輸出的驅(qū)動(dòng)單元及一計(jì)數(shù)與判決單元，所述計(jì)數(shù)與判決單元計(jì)算所述串行數(shù)據(jù)上升沿或下降沿的數(shù)目，并發(fā)送一用于調(diào)節(jié)所述時(shí)鐘信號(hào)延遲時(shí)間的調(diào)節(jié)信號(hào)至所述延遲可調(diào)的時(shí)鐘通路來(lái)控制所述串化單元的時(shí)序。本實(shí)用新型有效地解決了串化過(guò)程中的時(shí)序問(wèn)題。
文檔編號(hào)H04L1/24GK201887779SQ201020537649
公開(kāi)日2011年6月29日 申請(qǐng)日期2010年9月21日 優(yōu)先權(quán)日2010年9月21日
發(fā)明者吳召雷, 武國(guó)勝 申請(qǐng)人:四川和芯微電子股份有限公司