專利名稱：移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站的制作方法
技術(shù)領(lǐng)域：
移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站技術(shù)領(lǐng)域[0001]本實(shí)用新型涉及移動(dòng)多媒體廣播領(lǐng)域，特別是一種移動(dòng)多媒體廣播數(shù)字預(yù)失真 直放站。
背景技術(shù)：
[0002]軟件無線電技術(shù)，軟件無線電是1992年美國首次提出的一種實(shí)現(xiàn)無線通信的新 的體系結(jié)構(gòu)。它是一種用軟件來實(shí)現(xiàn)物理層連接的無線通信設(shè)計(jì)，其基本概念是把硬件 作為無線通信的基本平臺(tái)，把盡可能多的無線通信及個(gè)人通信功能用軟件來實(shí)現(xiàn)。這 樣，無線通信新系統(tǒng)、新產(chǎn)品的開發(fā)將逐步轉(zhuǎn)到軟件的開發(fā)上來，而無線通信產(chǎn)品的價(jià) 值也將越來越多地體現(xiàn)在軟件上，這是無線通信領(lǐng)域繼固定到移動(dòng)、模擬到數(shù)字之后的 第三次革命。[0003]現(xiàn)有技術(shù)方案傳統(tǒng)的數(shù)字無線電系統(tǒng)是以硬件為核心，其射頻部分和中頻部 分仍離不開模擬電路，將低頻部分采用數(shù)字電路，其數(shù)字電路部分由專用芯片完成，系 統(tǒng)的功能由硬件決定。[0004]現(xiàn)有技術(shù)缺點(diǎn)以硬件為核心的平臺(tái)，采用專門的數(shù)字電路，只能實(shí)現(xiàn)單一的 通信功能，無可編程性可言，功能實(shí)現(xiàn)上不夠靈活，不方便系統(tǒng)升級(jí)。[0005]術(shù)語解釋[0006]AS (Active Serial)主動(dòng)串行[0007]ADC (Analog-to-Digital Converter)模數(shù)轉(zhuǎn)換器[0008]CMMB (China Mobile Multimedia Broadcasting)中國移動(dòng)多媒體廣播[0009]CMOS (Complementary Metal Oxide Semiconductor)互補(bǔ)金屬氧化物半導(dǎo)體[0010]DAC (Digital-to-Analog Converter)數(shù)模轉(zhuǎn)換器[0011]DPD(DigitalPredistortion)數(shù)字預(yù)失真[0012]EPROM (Erasable Programmable Read-Only Memory)可擦除可編程的只讀內(nèi)存[0013]FIR (Finite impulse response)有限長沖擊響應(yīng)[0014]FLASH (Flash Memory)閃存[0015]FPGA (Field Programmable Gate Array)現(xiàn)場可編程門陣列[0016]ICS (Interference Cancellation System)干擾抵消系統(tǒng)[0017]IO (Input Output)輸入輸出[0018]IQ (IN phase Orthogonal)同相正交[0019]JTAG (Joint Test Action Group)聯(lián)合測試行為組織[0020]LNA(Low-NoiseAmplifier)低噪聲放大器[0021]LVDS (Low-Voltage Differential Signaling)低壓差分信號(hào)[0022]LVPECL (low-voltage positive-referenced emitter coupled logic)低電壓偽發(fā)身寸極 耦合邏輯[0023]NCO (Number Controlled Oscillator)數(shù)控振蕩器[0024]PLL (Phase)鎖相環(huán)[0025]PA(PowerAmplifier)功率放大器[0026]SPI (Serial Peripheral Interface)串行外圍設(shè)備接口[0027]VCO (Voltage Controlled Oscillator)壓控制振蕩器實(shí)用新型內(nèi)容[0028]為了解決上述的技術(shù)問題，本實(shí)用新型的目的是提供一種升級(jí)維護(hù)靈活方便， 性價(jià)比高的移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站。[0029]本實(shí)用新型解決其技術(shù)問題所采用的技術(shù)方案是[0030]移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，包括無線信號(hào)輸入的輸入濾波器、監(jiān)控 板、開關(guān)電源、電源告警盒、和電池，所述輸入濾波器的輸出端連接有數(shù)字預(yù)失真和干 擾抵消模塊，所述數(shù)字預(yù)失真和干擾抵消模塊的輸出端連接有輸出濾波器，所述輸出濾 波器的輸出端連接有輸出無線信號(hào)的功放模塊，所述電源告警盒的輸出端與監(jiān)控板的輸 入端連接，監(jiān)控板的輸出端與數(shù)字預(yù)失真和干擾抵消模塊的輸入端連接，所述開關(guān)電源 和電池為直放站提供電源。[0031]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述數(shù)字預(yù)失真和干擾抵消模塊包括低噪聲放大 器、ARM處理器、時(shí)鐘電路、鎖相環(huán)電路、電源電路，所述低噪聲放大器的輸出端連 接有混頻器，所述混頻器的輸出端連接有濾波器，所述濾波器的輸出端連接有模數(shù)轉(zhuǎn)換 器，所述模數(shù)轉(zhuǎn)換器的輸出端連接有可編程邏輯門陣列，所述可編程邏輯門陣列的輸出 端連接有數(shù)模轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器的輸出端連接有混頻器，所述混頻器的輸出端連 接有濾波器，所述ARM處理器與可編程邏輯門陣列連接，所述可編程邏輯門陣列的輸入 端還連接有模數(shù)轉(zhuǎn)換器，所述模數(shù)轉(zhuǎn)換器的輸入端連接有濾波器，所述濾波器的輸入端 連接有混頻器，所述時(shí)鐘電路的輸出端分別與模數(shù)轉(zhuǎn)換器、可編程邏輯門陣列、數(shù)模轉(zhuǎn) 換器和鎖相環(huán)電路的輸入端連接，所述鎖相環(huán)電路的輸出端與混頻器的輸入端連接，所 述鎖相環(huán)電路的輸出端連接有2功分器，所述2功分器的輸出端分別與混頻器和混頻器的 輸入端連接，所述電源電路提供電源。[0032]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述電源電路為外部9V電源輸入，通過線性轉(zhuǎn)換 芯片7805把9V轉(zhuǎn)換為5V，再通過開關(guān)電源芯片AMS1117-3.3將5V轉(zhuǎn)換為3.3V，最后 通過TPS74901芯片把3.3V轉(zhuǎn)換為1.2V。[0033]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述可編程邏輯門陣列為FPGA芯片。[0034]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述FPGA芯片外圍連接有FLASH芯片電路和 SDRAM芯片電路。[0035]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述混頻器的輸入端連接有功放。[0036]本實(shí)用新型的有益效果是本實(shí)用新型以可編程能力強(qiáng)的FPGA器件代替專 用的數(shù)字電路，使系統(tǒng)硬件結(jié)構(gòu)與功能相對(duì)獨(dú)立，這樣就可以基于一相對(duì)通用的硬件平 臺(tái)，通過軟件實(shí)現(xiàn)不同的通信功能，并可對(duì)工作頻率、系統(tǒng)頻寬、調(diào)制方式、信源編碼 等進(jìn)行編程控制，系統(tǒng)靈活性大大增強(qiáng)。系統(tǒng)增加功能只需要通過軟件升級(jí)來實(shí)現(xiàn)，方 便技術(shù)進(jìn)步和標(biāo)準(zhǔn)升級(jí)。


[0037]
以下結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說明。[0038]圖1是本實(shí)用新型的系統(tǒng)方框圖；[0039]圖2是本實(shí)用新型的外部9V和5V電源接口圖；[0040]圖3是本實(shí)用新型的3.3V轉(zhuǎn)1.2V開關(guān)電源原理圖；[0041]圖4是本實(shí)用新型的FPGA外部串行Flash芯片原理圖；[0042]圖5是本實(shí)用新型的FPGA外部SDRAM芯片電路原理圖；[0043]圖6是本實(shí)用新型的整機(jī)結(jié)構(gòu)框圖。
具體實(shí)施方式
[0044]參照?qǐng)D6，移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，包括無線信號(hào)輸入的輸入濾波器 101、監(jiān)控板105、開關(guān)電源106、電源告警盒107和電池108，所述輸入濾波器101的輸 出端連接有數(shù)字預(yù)失真和干擾抵消模塊102，所述數(shù)字預(yù)失真和干擾抵消模塊102的輸出 端連接有輸出濾波器103，所述輸出濾波器103的輸出端連接有輸出無線信號(hào)的功放模塊 104，所述電源告警盒107的輸出端與監(jiān)控板105的輸入端連接，監(jiān)控板105的輸出端與 數(shù)字預(yù)失真和干擾抵消模塊102的輸入端連接，所述開關(guān)電源106和電池108為直放站提 {共 ^！^ ο[0045]移動(dòng)多媒體廣播數(shù)字預(yù)失真和干擾抵消直放站整機(jī)由具備數(shù)字預(yù)失真和干擾抵 消功能的核心模塊，功放模塊，監(jiān)控板，輸入輸出濾波器，開關(guān)電源和電池等組成，其 結(jié)構(gòu)框圖如6所示。[0046]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述數(shù)字預(yù)失真和干擾抵消模塊102包括低噪聲 放大器1、ARM處理器9、時(shí)鐘電路10、鎖相環(huán)電路11、電源電路12，所述低噪聲放大 器1的輸出端連接有混頻器2，所述混頻器2的輸出端連接有濾波器3，所述濾波器3的 輸出端連接有模數(shù)轉(zhuǎn)換器4，所述模數(shù)轉(zhuǎn)換器4的輸出端連接有可編程邏輯門陣列5，所 述可編程邏輯門陣列5的輸出端連接有數(shù)模轉(zhuǎn)換器6，所述數(shù)模轉(zhuǎn)換器6的輸出端連接有 混頻器7，所述混頻器7的輸出端連接有濾波器8，所述ARM處理器9與可編程邏輯門 陣列5連接，所述可編程邏輯門陣列5的輸入端還連接有模數(shù)轉(zhuǎn)換器16，所述模數(shù)轉(zhuǎn)換 器16的輸入端連接有濾波器15，所述濾波器15的輸入端連接有混頻器14，所述時(shí)鐘電 路10的輸出端分別與模數(shù)轉(zhuǎn)換器4、可編程邏輯門陣列5、數(shù)模轉(zhuǎn)換器6和鎖相環(huán)電路11 的輸入端連接，所述鎖相環(huán)電路11的輸出端與混頻器2的輸入端連接，所述鎖相環(huán)電路 11的輸出端連接有2功分器13，所述2功分器13的輸出端分別與混頻器7和混頻器14 的輸入端連接，所述電源電路12提供電源。[0047]進(jìn)一步參照?qǐng)D2和圖3，作為優(yōu)選的實(shí)施方式，所述電源電路12為外部9V電源 輸入，通過線性轉(zhuǎn)換芯片7805把9V轉(zhuǎn)換為5V，再通過開關(guān)電源芯片AMS1117-33將5V 轉(zhuǎn)換為3.3V，最后通過TPS74901芯片把3.3V轉(zhuǎn)換為1.2V。[0048]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述可編程邏輯門陣列5為FPGA芯片。[0049]進(jìn)一步參照?qǐng)D4和圖5作為優(yōu)選的實(shí)施方式，所述FPGA芯片外圍連接有FLASH 芯片電路和SDRAM芯片電路。[0050]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述混頻器14的輸入端連接有功放。[0051]為了在直放站技術(shù)上能夠?qū)崿F(xiàn)從以硬件為核心的平臺(tái)走向以軟件為核心的平 臺(tái)，升級(jí)的時(shí)候不需改變硬件平臺(tái)，只需更換軟件版本即可實(shí)現(xiàn)不同的通信功能。[0052]由上圖1可知，天線接收到的微弱信號(hào)，首先經(jīng)過一低噪聲放大器(LNA)，把 小信號(hào)放大，然后經(jīng)過模擬下變頻，把射頻模擬信號(hào)下變頻到中頻模擬信號(hào)，通過濾波 器把帶外信號(hào)濾掉，再經(jīng)過一個(gè)模數(shù)轉(zhuǎn)換器(ADC)，把模擬中頻信號(hào)轉(zhuǎn)換成數(shù)字中頻信 號(hào)，進(jìn)入FPGA，F(xiàn)PGA通過編程實(shí)現(xiàn)不同的功能，對(duì)信號(hào)進(jìn)行處理，包括數(shù)字上下變 頻，數(shù)字濾波，數(shù)字預(yù)失真算法等功能，然后數(shù)模轉(zhuǎn)換器(DAC)把經(jīng)過FPGA處理的數(shù) 字信號(hào)轉(zhuǎn)換成模擬中頻信號(hào)，再經(jīng)過混頻器，把模擬中頻信號(hào)上變頻到射頻信號(hào)，通過 射頻濾波器濾除帶外信號(hào)，最后經(jīng)過功放發(fā)送出去；為實(shí)現(xiàn)數(shù)字預(yù)失真功能，必須從功 放耦合射頻信號(hào)作為反饋，經(jīng)過模擬下變頻，把射頻信號(hào)變?yōu)槟M中頻信號(hào)，然后經(jīng)過 高速ADC采樣把模擬中頻信號(hào)變?yōu)閿?shù)字信號(hào)，把采樣到的數(shù)字信號(hào)用于實(shí)現(xiàn)數(shù)字預(yù)失真 功能。[0053]本設(shè)計(jì)整機(jī)的電源效率大于30%，其中200W功放的供電電壓是48V，加上數(shù)字 預(yù)失真功能后供電電流為13A，經(jīng)計(jì)算功放效率約為32.05%，數(shù)字預(yù)失真與干擾抵消模 塊整板供電模擬部分與數(shù)字部分分開，數(shù)字部分由外部5V供電，供電電流3A，模擬部 分由外部9V供電，供電電流0.6A。其中數(shù)字部分主電源是3.3V，可由一個(gè)轉(zhuǎn)換效率高 達(dá)90%的開關(guān)電源芯片把5V轉(zhuǎn)到3.3V，再對(duì)板上的數(shù)字部分供電，模擬部分對(duì)電源線 性度要求比較高，故用兩個(gè)線性電源轉(zhuǎn)換芯片L7805CV把9V電源轉(zhuǎn)換成5V電源，轉(zhuǎn)換 效率為55%，ICS模塊的電源效率在50%以上。由于監(jiān)控板的功耗很小，相對(duì)于功放和 ICS模塊可忽略不計(jì)，經(jīng)計(jì)算整機(jī)電源效率約為33.78%，相比于沒加數(shù)字預(yù)失真功能的 直放站，200W功放只帶干擾抵消功能的，整機(jī)總功率約687W，效率約為30.8%，加數(shù) 字預(yù)失真功能后整機(jī)總功率約644W，總功率比沒開數(shù)字預(yù)失真功能減少43W，整機(jī)效率 提高了 3%左右。[0054]從整機(jī)接入到數(shù)字預(yù)失真與干擾抵消模塊的外部電源在接口處加大電容和一些 磁珠用于電源濾波，兩個(gè)LED燈起到指示電源供電正常左右。[0055]用一個(gè)轉(zhuǎn)換效率很高的開關(guān)電源把5V電源轉(zhuǎn)到3.3V電源以供數(shù)字部分的芯片供 H1^ ο[0056]FPGA外圍電路設(shè)計(jì)，根據(jù)FPGA工作原理，F(xiàn)PGA采用了邏輯單元陣列 LCA (Logic Cell Array)這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB (Configurable Logic Block)、輸出輸入模塊IOB (Input Output Block)和內(nèi)部連線(Interconnect)三個(gè)部分。 FPGA的外部IO 口都是可配置的，即在設(shè)計(jì)上只需要通過改變燒入FPGA的程序即可改 變FPGA的IO 口功能，F(xiàn)PGA的IO 口在內(nèi)部分為8個(gè)BANK，本設(shè)計(jì)FPGA采用的型號(hào) 是EP3C120F484C8N，F(xiàn)PGA的管腳數(shù)為484個(gè)，8個(gè)BANK的可用IO在本方案是有余 的。IO管腳分配是從PCB布局實(shí)現(xiàn)的方便性來分配的。[0057]FPGA配置模式有多種并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從 模式可以支持一片PROM編程多片F(xiàn)PGA ；串行模式可以采用串行PROM編程FPGA ； 外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。本方案設(shè)計(jì)采用主 從配置模式。[0058]本方案設(shè)計(jì)采用的模數(shù)轉(zhuǎn)換功能是通過數(shù)字下變頻接收機(jī)AD6655-125實(shí)現(xiàn)的，AD6655-125內(nèi)部含有采樣率高達(dá)125MSPS的14位ADC和一個(gè)半帶濾波器(HB)，一個(gè) FIR濾波器，一個(gè)NCO等。[0059]本方案的數(shù)模轉(zhuǎn)換功能由AD9779來實(shí)現(xiàn)，AD9779是一款16位的，采樣率高達(dá) IGSPS的數(shù)模轉(zhuǎn)換芯片。[0060]用于實(shí)現(xiàn)數(shù)字預(yù)失真功能反饋回路信號(hào)的數(shù)據(jù)，需要一個(gè)高速ADC采樣，本方 案設(shè)計(jì)采用ADS5517，采樣位長是11位，采樣率高達(dá)200MSPS。[0061]時(shí)鐘是一個(gè)系統(tǒng)的核心部分，本方案的時(shí)鐘芯片采用ADI公司的時(shí)鐘芯片 AD9516-4，其內(nèi)部含有一個(gè)鎖相環(huán)，一個(gè)VCO，支持外部VCO和內(nèi)部VCO兩種模式， 若采用差分時(shí)鐘信號(hào)，可分出6路LVPECL時(shí)鐘，4路LVDS時(shí)鐘，若采用單端時(shí)鐘信 號(hào)，可分出20路CMOS時(shí)鐘。[0062]本方案，參考時(shí)鐘采用一個(gè)壓控晶振，外部VCO采用博威電子的MVC0700D， 由AD9516-4分出兩路LVPECL時(shí)鐘供AD6655和FPGA使用，一路LVDS時(shí)鐘供AD9779使用，一路CMOS時(shí)鐘供射頻部分的鎖相環(huán)作為參考時(shí)鐘。[0063]系統(tǒng)的控制部分，本方案使用一個(gè)ARM7 (Atmel公司的AT91SAM7X256)來實(shí)現(xiàn)整個(gè)系統(tǒng)的管理控制，包括各芯片的使能作用，芯片的初始化配置，系統(tǒng)的功率控 制，與各芯片的通信，與外部通信等功能，其中芯片的使能作用和系統(tǒng)的功率控制由普 通IO 口來完成，芯片的初始化配置由SPI 口完成，與外部通信功能由RS232和RS485接 口來完成。系統(tǒng)為增加內(nèi)存在外部擴(kuò)展了一塊EEPROM和一塊串行FLASPi，ARM7的調(diào) 試口用JTAG接口。為了能夠?qū)崟r(shí)監(jiān)控板上的溫度，還添加了一個(gè)溫度傳感器TMP36。[0064]射頻部分電路設(shè)計(jì)，主要包括四部分LNA模塊，模擬下變頻部分，模擬上變 頻部分和鎖相環(huán)電路。天線接收下來部分的第一級(jí)放大器是采用一個(gè)型號(hào)為MGA631P8 的低噪聲放大器，其增益為18dB，噪聲系數(shù)為0.53dB。[0065]模擬下變頻部分和反饋回路下變頻的混頻器都采用LINEAR公司的LT5557， 將模擬射頻信號(hào)變?yōu)槟M中頻信號(hào)，模擬上變頻部分采用一個(gè)IQ調(diào)制器，將DAC輸 出的IQ兩路中頻信號(hào)調(diào)制成一路模擬射頻信號(hào)，IQ調(diào)制器采用德州儀器(Tl)公司 的TRF370333。模擬上下變頻的本振信號(hào)由鎖相環(huán)來提供，鎖相環(huán)采用ADI公司的 ADF4118，而模擬上下變頻兩路信號(hào)的功率控制由若干個(gè)數(shù)控衰減器和放大器來完成， 數(shù)控衰減器的衰減的衰減控制由ARM7完成。[0066]鎖相環(huán)的參考頻率由時(shí)鐘芯片AD9516提供，環(huán)路濾波器的帶寬采用1MHz，壓 控振蕩器VCO出來的信號(hào)經(jīng)過一個(gè)放大管，把信號(hào)放大14dB，然后再用一個(gè)2功分器， 把信號(hào)分別提供給上下變頻作為本振信號(hào)。[0067]本方案使用的200W的功放，信號(hào)從ICS模塊出來進(jìn)入到功放模塊，為控制到 達(dá)功放管的信號(hào)功率能滿足要求，先是在信號(hào)輸入處加一個(gè)可手動(dòng)調(diào)節(jié)的電調(diào)衰減器和 一個(gè)數(shù)控衰減器，之后加一個(gè)帶通濾波器，以濾除帶外的雜散，再經(jīng)過三級(jí)放大，使信 號(hào)的功率達(dá)到推動(dòng)功放管工作的要求；另外，為保證功放模塊安全工作，模塊上還設(shè)有 ALC電路用于限制功放的最大輸出電平，檢波電路用于檢測功放的輸出功率大小，電流 檢測功能用于功放的告警等。[0068]功放前級(jí)放大電路包括一個(gè)介質(zhì)濾波器和3級(jí)放大管，濾波器用于濾除帶外雜 散，3級(jí)放大管對(duì)信號(hào)起到放大作用，使信號(hào)功率達(dá)到推動(dòng)功放管良好工作的范圍。[0069]提供外部接口，方便監(jiān)控功放的工作情況，此處用一個(gè)溫度傳感器測試功放模 塊的溫度，方便用戶從監(jiān)控界面上讀取功放模塊的溫度。[0070]以上是對(duì)本實(shí)用新型的較佳實(shí)施進(jìn)行了具體說明，但本實(shí)用新型創(chuàng)造并不限于 所述實(shí)施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本實(shí)用新型精神的前提下還可作出種種的 等同變形或替換，這些等同的變型或替換均包含在本申請(qǐng)權(quán)利要求所限定的范圍內(nèi)。
權(quán)利要求1.移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，其特征在于包括無線信號(hào)輸入的輸入濾波 器(101)、監(jiān)控板(105)、開關(guān)電源(106)、電源告警盒(107)和電池(108)，所述輸入濾 波器(101)的輸出端連接有數(shù)字預(yù)失真和干擾抵消模塊(102)，所述數(shù)字預(yù)失真和干擾抵 消模塊(102)的輸出端連接有輸出濾波器(103)，所述輸出濾波器(103)的輸出端連接有 輸出無線信號(hào)的功放模塊(104)，所述電源告警盒(107)的輸出端與監(jiān)控板(105)的輸入 端連接，監(jiān)控板(105)的輸出端與數(shù)字預(yù)失真和干擾抵消模塊(102)的輸入端連接，所述 開關(guān)電源(106)和電池(108)為直放站提供電源。
2.根據(jù)權(quán)利要求1所述的移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，其特征在于所述數(shù) 字預(yù)失真和干擾抵消模塊(102)包括低噪聲放大器(1)、ARM處理器(9)、時(shí)鐘電路 (10)、鎖相環(huán)電路(11)、電源電路(12)，所述低噪聲放大器(1)的輸出端連接有混頻器 (2)，所述混頻器(2)的輸出端連接有濾波器(3)，所述濾波器(3)的輸出端連接有模數(shù) 轉(zhuǎn)換器(4)，所述模數(shù)轉(zhuǎn)換器(4)的輸出端連接有可編程邏輯門陣列(5)，所述可編程邏 輯門陣列(5)的輸出端連接有數(shù)模轉(zhuǎn)換器(6)，所述數(shù)模轉(zhuǎn)換器(6)的輸出端連接有混頻 器(7)，所述混頻器(7)的輸出端連接有濾波器(8)，所述ARM處理器(9)與可編程邏 輯門陣列(5)連接，所述可編程邏輯門陣列(5)的輸入端還連接有模數(shù)轉(zhuǎn)換器(16)，所 述模數(shù)轉(zhuǎn)換器(16)的輸入端連接有濾波器(15)，所述濾波器(15)的輸入端連接有混頻 器(14)，所述時(shí)鐘電路(10)的輸出端分別與模數(shù)轉(zhuǎn)換器(4)、可編程邏輯門陣列(5)、 數(shù)模轉(zhuǎn)換器(6)和鎖相環(huán)電路(11)的輸入端連接，所述鎖相環(huán)電路(11)的輸出端與混頻 器(2)的輸入端連接，所述鎖相環(huán)電路(11)的輸出端連接有2功分器(13)，所述2功分 器(13)的輸出端分別與混頻器(7)和混頻器(14)的輸入端連接，所述電源電路(12)提 {共 ^！^ ο
3.根據(jù)權(quán)利要求2所述的移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，其特征在于所述電 源電路(12)為外部9V電源輸入，通過線性轉(zhuǎn)換芯片7805把9V轉(zhuǎn)換為5V，再通過開關(guān) 電源芯片AMS1117-3.3將5V轉(zhuǎn)換為3.3V，最后通過TPS74901芯片把3.3V轉(zhuǎn)換為1.2V。
4.根據(jù)權(quán)利要求2所述的移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，其特征在于所述可 編程邏輯門陣列(5)為FPGA芯片。
5.根據(jù)權(quán)利要求4所述的移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，其特征在于所述 FPGA芯片外圍連接有FLASH芯片電路和SDRAM芯片電路。
6.根據(jù)權(quán)利要求2所述的移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，其特征在于所述混 頻器(14)的輸入端連接有功放。
專利摘要本實(shí)用新型公開了一種移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站，包括無線信號(hào)輸入的輸入濾波器、監(jiān)控板、開關(guān)電源、電源告警盒、和電池，所述輸入濾波器的輸出端連接有數(shù)字預(yù)失真和干擾抵消模塊，所述數(shù)字預(yù)失真和干擾抵消模塊的輸出端連接有輸出濾波器，所述輸出濾波器的輸出端連接有輸出無線信號(hào)的功放模塊。本實(shí)用新型以可編程能力強(qiáng)的FPGA器件代替專用的數(shù)字電路，這樣就可以基于一相對(duì)通用的硬件平臺(tái)，通過軟件實(shí)現(xiàn)不同的通信功能，并可對(duì)工作頻率、系統(tǒng)頻寬、調(diào)制方式、信源編碼等進(jìn)行編程控制，系統(tǒng)增加功能只需要通過軟件升級(jí)來實(shí)現(xiàn)，方便技術(shù)進(jìn)步和標(biāo)準(zhǔn)升級(jí)。本實(shí)用新型作為一種移動(dòng)多媒體廣播數(shù)字預(yù)失真直放站廣泛應(yīng)用于移動(dòng)多媒體廣播中。
文檔編號(hào)H04W4/06GK201805424SQ20102029783
公開日2011年4月20日 申請(qǐng)日期2010年8月18日 優(yōu)先權(quán)日2010年8月18日
發(fā)明者周云飛, 楊建坡, 郝祿國, 鐘志藝 申請(qǐng)人:奧維通信股份有限公司