專利名稱：短波智能話音數(shù)據(jù)終端的制作方法
技術領域：
本實用新型屬于短波無線通信技術領域，尤其是涉及一種短波智能話音數(shù)據(jù)終 端。
背景技術：
目前，電臺作為一種較為成熟的半雙工語音通信系統(tǒng)，已被廣泛用于公安、消防、 賓館、商場和飯店等各個領域。目前，市場上所使用的外置型的調制解調器一般都不具備數(shù) 字話音和保密通信的能力，并且數(shù)據(jù)傳輸效果較差，因而為適應現(xiàn)階段快速發(fā)展的通信需 求，且需對現(xiàn)有短波電臺所使用的調制解調器進行相應改進。

實用新型內(nèi)容本實用新型所要解決的技術問題在于針對上述現(xiàn)有技術中的不足，提供一種短波 智能話音數(shù)據(jù)終端，其設計合理、智能化程度高、功能完善且通信性能優(yōu)異、具備模擬話音 和數(shù)字話音通信功能，能有效解決現(xiàn)有外置型調制解調器所存在的不具備數(shù)字話音和保密 通信的能力且數(shù)據(jù)傳輸效果較差等缺陷和不足。為解決上述技術問題，本實用新型采用的技術方案是一種短波智能話音數(shù)據(jù)終 端，其特征在于包括串接在短波無線電臺的信號收發(fā)鏈路中且與所述短波無線電臺的信 號收發(fā)器相接的調制解調模塊，所述調制解調模塊包括由主處理器和與主處理器相接的協(xié) 處理器組成的雙核信號處理單元、與主處理器相接的FPGA現(xiàn)場可編程門陣列模塊以及分 別與主處理器相接的A/D轉換模塊和D/A轉換模塊，所述A/D轉換模塊和D/A轉換模塊均 與信號收發(fā)器相接。所述主處理器為內(nèi)部集成有速率自適應處理模塊和信號均衡處理模塊的DSP數(shù) 字信號處理器，所述協(xié)處理器為內(nèi)部集成有數(shù)字語音編解碼模塊的DSP數(shù)字信號處理器。還包括與FPGA現(xiàn)場可編程門陣列模塊相接的外置型保密模塊。本實用新型與現(xiàn)有技術相比具有以下優(yōu)點1、可擴展和可升級能力強，整個設備硬件采用FPGA+雙DSP結構，可在不打開設備 的條件下在線注入功能軟件程序，因而可實現(xiàn)在線加載和升級，為用戶減少了后期維護和 升級改造費用。2、具有多業(yè)務支持能力及業(yè)務自動跟蹤能力，本實用新型除能支持數(shù)據(jù)通信外， 采用國外進口的先進的數(shù)字聲碼芯片實現(xiàn)數(shù)字語音編解碼功能；同時采用同步引導技術和 調制特性識別技術實現(xiàn)業(yè)務的自動跟蹤，大大簡化了使用時的復雜性。因而，本實用新型具 有收方自動跟蹤發(fā)方業(yè)務的能力，具有一定的智能性。3、具有速率自適應功能，可根據(jù)信道質量自動選擇傳輸速率，具體是采用高速數(shù) 據(jù)鏈HDL技術實現(xiàn)速率自適應功能，并且所采用的高速數(shù)據(jù)鏈HDL技術采用雙向數(shù)傳方法， 可在應答幀中加入本地數(shù)據(jù)，提高了通信容量，同時高速數(shù)據(jù)鏈HDL采用卷積編碼拆分技 術實現(xiàn)傳輸速率的自動匹配，實時性好。實際使用過程中，當短波信道條件不好時，可保證數(shù)據(jù)的正確傳輸，當信道條件變好后，可自動恢復到高速傳輸，無需人為干預，提高了使用 性能和可靠性。4、數(shù)據(jù)通信性能優(yōu)異，采用卷積軟判決及最新短波信道均衡模塊提高數(shù)據(jù)通信性 能，目前實測相比同類產(chǎn)品可對信道質量要求降低3 4dB。5、采用外置型保密模塊，可以方便拆卸，同時該保密模塊采用非線型復雜算法，保 密強度很高。6、除支持數(shù)據(jù)業(yè)務外，還能夠進行模擬話音和數(shù)字話音通信。綜上所述，本實用新型設計合理、智能化程度高、功能完善且通信性能優(yōu)異、具備 模擬話音和數(shù)字話音通信功能，能有效解決現(xiàn)有外置型調制解調器所存在的不具備數(shù)字 話音和保密通信的能力且數(shù)據(jù)傳輸效果較差等多種缺陷和不足。下面通過附圖和實施例，對本實用新型的技術方案做進一步的詳細描述。

圖1為本實用新型的工作原理框圖。附圖標記說明1-調制解調模塊；1-1-主處理器； 1-2-協(xié)處理器；1-3-FPGA現(xiàn)場可編程門1_4_A/D轉換模塊；1_5_D/A轉換模塊；陣列模塊；2-信號收發(fā)器。
具體實施方式
如圖1所示，本實用新型包括串接在短波無線電臺的信號收發(fā)鏈路中且與所述短 波無線電臺的信號收發(fā)器2相接的調制解調模塊1，所述調制解調模塊1包括由主處理器 1-1和與主處理器1-1相接的協(xié)處理器1-2組成的雙核信號處理單元、與主處理器1-1相接 的FPGA現(xiàn)場可編程門陣列模塊1-3以及分別與主處理器1-1相接的A/D轉換模塊1_4和 D/A轉換模塊1-5，所述A/D轉換模塊1-4和D/A轉換模塊1_5均與信號收發(fā)器2相接。本實施例中，所述主處理器1-1為內(nèi)部集成有速率自適應處理模塊和信號均衡處 理模塊的DSP數(shù)字信號處理器，所述協(xié)處理器1-2為內(nèi)部集成有數(shù)字語音編解碼模塊的DSP 數(shù)字信號處理器。同時，本實用新型還包括與FPGA現(xiàn)場可編程門陣列模塊1-3相接的外置 型保密模塊1-4。以上所述，僅是本實用新型的較佳實施例，并非對本實用新型作任何限制，凡是根 據(jù)本實用新型技術實質對以上實施例所作的任何簡單修改、變更以及等效結構變化，均仍 屬于本實用新型技術方案的保護范圍內(nèi)。
權利要求一種短波智能話音數(shù)據(jù)終端，其特征在于包括串接在短波無線電臺的信號收發(fā)鏈路中且與所述短波無線電臺的信號收發(fā)器(2)相接的調制解調模塊(1)，所述調制解調模塊(1)包括由主處理器(1 1)和與主處理器(1 1)相接的協(xié)處理器(1 2)組成的雙核信號處理單元、與主處理器(1 1)相接的FPGA現(xiàn)場可編程門陣列模塊(1 3)以及分別與主處理器(1 1)相接的A/D轉換模塊(1 4)和D/A轉換模塊(1 5)，所述A/D轉換模塊(1 4)和D/A轉換模塊(1 5)均與信號收發(fā)器(2)相接。
2.按照權利要求1所述的短波智能話音數(shù)據(jù)終端，其特征在于所述主處理器(1-1) 為內(nèi)部集成有速率自適應處理模塊和信號均衡處理模塊的DSP數(shù)字信號處理器，所述協(xié)處 理器(1-2)為內(nèi)部集成有數(shù)字語音編解碼模塊的DSP數(shù)字信號處理器。
3.按照權利要求1或2所述的短波智能話音數(shù)據(jù)終端，其特征在于還包括與FPGA現(xiàn) 場可編程門陣列模塊(1-3)相接的外置型保密模塊(1-4)。
專利摘要本實用新型公開了一種短波智能話音數(shù)據(jù)終端，包括串接在短波無線電臺的信號收發(fā)鏈路中且接在所述短波無線電臺的信號收發(fā)器和網(wǎng)絡控制模塊間的調制解調模塊，調制解調模塊包括由主處理器和與主處理器相接的協(xié)處理器組成的雙核信號處理單元、與主處理器相接的FPGA現(xiàn)場可編程門陣列模塊以及分別與主處理器相接的A/D轉換模塊和D/A轉換模塊，A/D轉換模塊和D/A轉換模塊均與所述信號收發(fā)器相接；主處理器與網(wǎng)絡控制模塊相接。本實用新型設計合理、智能化程度高、功能完善且通信性能優(yōu)異、具備模擬話音和數(shù)字話音通信功能，能有效解決現(xiàn)有外置型調制解調器所存在的不具備數(shù)字話音和保密通信的能力且數(shù)據(jù)傳輸效果較差等缺陷和不足。
文檔編號H04B1/38GK201733295SQ20102010121
公開日2011年2月2日 申請日期2010年1月22日 優(yōu)先權日2010年1月22日
發(fā)明者劉俊, 張健, 楊磊, 王博, 王小軍, 王鵬, 葛亮, 馬洪峰 申請人:西安烽火電子科技有限責任公司