專利名稱：一種機(jī)架內(nèi)的時間同步方法及設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信設(shè)備，特別涉及一種機(jī)架內(nèi)的時間同步方法及設(shè)備。
背景技術(shù)：
目前中國3G網(wǎng)絡(luò)建設(shè)規(guī)模日益擴(kuò)大，時間同步是3G網(wǎng)絡(luò)建設(shè)的非常重要的技術(shù) 指標(biāo)，時間同步要求的精度也越來越高。網(wǎng)絡(luò)設(shè)備的時間源，主時鐘可以從GPS (GlcAal Positioning System，全球定位系 統(tǒng))獲取或通過其它方式獲取(如通過1588報文獲取)，然后通過報文下發(fā)其它網(wǎng)絡(luò)節(jié)點(diǎn)， 網(wǎng)絡(luò)節(jié)點(diǎn)之間時間同步由1588協(xié)議來實現(xiàn)和保證；機(jī)架內(nèi)部(如主控與線卡之間的時間同 步)通常使用標(biāo)準(zhǔn)的TOD(time of day，通常翻譯為“年月日時分秒”或“當(dāng)前時間”)接口 來實現(xiàn)，TOD接口是由Ipps信號(IPulse per kcond，-秒脈沖)+232串口組成，可以實現(xiàn) 每秒鐘效正一次時間。其不足在于效正時間間隔長(1秒鐘)，無法滿足高精度場合的應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明所解決的技術(shù)問題在于提供了一種機(jī)架內(nèi)的時間同步方法及設(shè)備。本發(fā)明實施例中提供了一種機(jī)架內(nèi)的時間同步方法，包括如下步驟在第一信號線上，發(fā)送側(cè)用同步脈沖的上升沿向接收側(cè)指示將開始數(shù)據(jù)傳送；在第二信號線上，發(fā)送側(cè)以大于nHz的頻率向接收側(cè)傳輸脈沖信號，η大于1 ；在第三信號線上，發(fā)送側(cè)在同步脈沖處于高電平的有效狀態(tài)后當(dāng)?shù)诙盘柧€上的 信號處于下降沿時發(fā)送時間值數(shù)據(jù)，接收側(cè)在接收到指示后當(dāng)?shù)诙盘柧€上的信號處于上 升沿時采樣時間值數(shù)據(jù)；接收側(cè)在時間值接收完畢后，根據(jù)接收的時間值對本地時鐘進(jìn)行校正。本發(fā)明實施例中提供了一種機(jī)架內(nèi)的時間同步接口設(shè)備，包括發(fā)送模塊與接收 模塊，發(fā)送模塊中的同步發(fā)送單元與接收模塊中的同步接收單元相連，發(fā)送模塊中的時鐘 發(fā)送單元與接收模塊中的時鐘接收單元相連，發(fā)送模塊中的數(shù)據(jù)發(fā)送單元與接收模塊中的 數(shù)據(jù)接收單元相連，接收模塊還包括校正單元，其中同步發(fā)送單元，用于在第一信號線上，用同步脈沖的上升沿向同步接收單元指示 將開始數(shù)據(jù)傳送；時鐘發(fā)送單元，用于在第二信號線上，以大于ηΗζ的頻率向時鐘接收單元傳輸脈 沖信號，η大于1;數(shù)據(jù)發(fā)送單元，用于在第三信號線上，在同步發(fā)送單元發(fā)送的同步脈沖處于高電 平的有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號處于下降沿時發(fā)送時間值數(shù)據(jù)；數(shù)據(jù)接收單元，用于在第三信號線上，在同步接收單元接收的同步脈沖處于高電 平的有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號處于上升沿時采樣時間值數(shù)據(jù)；校正單元，用于在時間值接收完畢后，根據(jù)接收的時間值對本地時鐘進(jìn)行校正。
本發(fā)明有益效果如下由于發(fā)送側(cè)以大于nHz的頻率向接收側(cè)傳輸脈沖信號，η大于1 ；并且在處于下降 沿時發(fā)送時間值數(shù)據(jù)，接收側(cè)在處于上升沿時采樣時間值數(shù)據(jù)。而當(dāng)脈沖信號頻率大于IHz 時，第二信號線上的信號周期必定小于1秒，也即用于同步校正的時間值發(fā)送周期必定小 于1秒，相對普通的TOD接口 1秒鐘校對一次時間而言，其同步精度必定更高。也易知，當(dāng) 確定各種通信系統(tǒng)的時間誤差需要后，容易采用本發(fā)明實施例提供的技術(shù)方案來滿足各種 通信系統(tǒng)的應(yīng)用要求。


圖1為本發(fā)明實施例中機(jī)架內(nèi)的時間同步方法實施流程示意圖；圖2為本發(fā)明實施例中信號發(fā)送時序示意圖；圖3為本發(fā)明實施例中發(fā)送側(cè)和接收側(cè)時間同步實施流程示意圖；圖4為本發(fā)明實施例中機(jī)架內(nèi)的時間同步接口設(shè)備結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明的具體實施方式
進(jìn)行說明。圖1為機(jī)架內(nèi)的時間同步方法實施流程示意圖，如圖所示，可以包括如下步驟步驟101、在第一信號線上，發(fā)送側(cè)用同步脈沖的上升沿向接收側(cè)指示將開始數(shù)據(jù) 傳送；步驟102、在第二信號線上，發(fā)送側(cè)以大于ηΗζ的頻率向接收側(cè)傳輸脈沖信號，η大 于1 ；步驟103、在第三信號線上，發(fā)送側(cè)在同步脈沖處于高電平的有效狀態(tài)后當(dāng)?shù)诙?號線上的信號處于下降沿時發(fā)送時間值數(shù)據(jù)，接收側(cè)在接收到指示后當(dāng)?shù)诙盘柧€上的信 號處于上升沿時采樣時間值數(shù)據(jù)；步驟104、接收側(cè)在時間值接收完畢后，根據(jù)接收的時間值對本地時鐘進(jìn)行校正。實施中，還可以進(jìn)一步包括步驟105、發(fā)送側(cè)在接收側(cè)接收完畢后，使第一信號線上的同步脈沖信號處于低電 平的失效狀態(tài)。具體實施中，在時間同步過程中，可以由3根線信號組成PSynC+Time_ data+Time_clk。三根信號線分別是第一信號線I3Sync (synchronous signal,同步信號)， 第三信號線Time_data(時間數(shù)據(jù))，第二信號線Time_clk(時鐘)，為說明方便，第二信號 線上的時鐘采用2MHz。在機(jī)架內(nèi)實施時，對主控而言(本申請中稱為發(fā)送側(cè))，三根信號都是輸出信號； 對接收的線卡(本申請中稱為接收側(cè))來說，三根信號都是輸入信號?；蚍催^來，主控接收， 線卡發(fā)送，其效果也是一樣的。Psync是同步脈沖，用于提示隨后的Time_clk上升沿開始數(shù)據(jù)傳送；Time_data上 傳送的是時間信息，可以依次傳送年月日時分秒，具體實踐中可以根據(jù)需要精確到ns等級 別；Time_clk是發(fā)送時鐘，接收側(cè)在上升沿采樣數(shù)據(jù)。圖2為信號發(fā)送時序示意圖，三條信 號線的時序配合如圖2所示，發(fā)送側(cè)發(fā)送時間信息，接收側(cè)有本地時鐘模塊，再根據(jù)接收到時間值進(jìn)行調(diào)節(jié)、校正即可。從發(fā)送側(cè)來看，Psync信號生效(高電平)后，Time_data上開始依次傳送時間 信息年月日，時分秒(為說明方便，以固定SObit內(nèi)容為例進(jìn)行說明)，每次傳送lbit，在 Time_clk的上升沿數(shù)據(jù)有效，累計傳送SObit完畢，再讓Psync信號失效。從接收側(cè)來看，收到Psync信號脈沖(采樣到上升沿)后，開始進(jìn)入接收程序，在 Time_clk的上升沿，采樣Time_data上的數(shù)據(jù)，直到80bit全部接收完畢。為更好的理解，下面以實例進(jìn)行說明。在本實施例中，在第二信號線上，發(fā)送側(cè)以2MHz的頻率向接收側(cè)傳輸脈沖信號， 在第三信號線上，發(fā)送側(cè)發(fā)送的時間值為80bit，每次傳送lbit。在實施中2MHz、80bit等取值僅用于教導(dǎo)本領(lǐng)域技術(shù)人員具體如何實施本發(fā)明， 但不意味僅能使用本實施例中的取值，實際上，只要頻率大于1，即可優(yōu)于現(xiàn)有技術(shù)中普通 的TOD接口 1秒鐘校對一次時間的方案；當(dāng)然，具體實踐中還需考慮實際傳輸?shù)臅r間值數(shù) 據(jù)長度來確定具體選用的頻率，例如在傳輸SObit長度的時間值時，頻率只需大于IOOHz即 可，對本領(lǐng)域技術(shù)人員來說，根據(jù)本發(fā)明實施例提供的技術(shù)方案的技術(shù)構(gòu)思選用相應(yīng)的時 間值長度以及頻率是容易實現(xiàn)的。同時，可以根據(jù)時間精度需要確定時間值的精度，那么當(dāng) 然時間值也就并不一定是SObit 了，同樣，每次傳輸也不僅限于lbit。因此，本領(lǐng)域技術(shù)人 員易知，可以參考本實施例在實施過程中結(jié)合實踐需要來確定相應(yīng)的取值。圖3為發(fā)送側(cè)和接收側(cè)時間同步實施流程示意圖，如圖3所示，參考圖2所示，可 以包括如下步驟步驟301 在Tl時刻Psync有效信號生效，后面發(fā)送時間值加上發(fā)送到接收延時 At。本步驟中，在圖2所示的Tl時刻，發(fā)送側(cè)給出Psync有效信號，從低變高。通知接 收側(cè)做好接收時間值的準(zhǔn)備工作。隨后發(fā)送的時間值并不是Tl時刻的時間值，而是需要加 上從發(fā)送到接收的固定延時δ t，Time_clk在本實施例中暫選用2M時鐘時，Δ t則為79. 5 個Time_clk時鐘周期(3975ns) +線路延時。如果Time_clk頻率改變，Δ t值也作相應(yīng)改變 即可。對于同一個系統(tǒng)，線路延時基本是固定的，可以用測量的方法獲取具體值(ns級)。步驟302 :Time_data發(fā)送數(shù)據(jù)，在Time_clk下降沿發(fā)送數(shù)據(jù)，接收側(cè)在上升沿采 樣。本步驟中，發(fā)送側(cè)，在Time_clk下降沿后，在Time_data上發(fā)送時間值，按照年月 日，時分秒的順序，依次傳送，直到SObit傳送完畢。接收側(cè)，在Time_clk上升沿，采樣Time_ data線上的數(shù)據(jù)。步驟303 判斷80bit是否傳送結(jié)束，是則轉(zhuǎn)入步驟304，否則轉(zhuǎn)入步驟302。本步驟中，發(fā)送側(cè)，判斷SObit是否發(fā)送完畢，沒有結(jié)束的話，回到步驟302。SObit 發(fā)送完畢的話，轉(zhuǎn)到步驟304;接收側(cè)，SObit沒有接收完畢的話，繼續(xù)等待后面數(shù)據(jù)位，直 到SObit接收完畢。步驟304 發(fā)送側(cè)在T2時刻后再等待半個Time_clk周期，使I^sync信號失效。本步驟中，發(fā)送側(cè)在圖2所示的T2時刻后再等待半個Time_clk周期，使I^sync信 號失效，從高變?yōu)榈碗娖?。接收?cè)基本在T2時刻完成全部時鐘值的采樣和校正。具體實施中，在其它情況下，對于失效的情況處理也可以是發(fā)送側(cè)在接收側(cè)接收完畢后，在[1/2]個時鐘周期后使第一信號線上的同步脈沖信號處于低電平的失效狀態(tài)， 或，如圖2所示的Tl時刻開始，再經(jīng)過[(時間值的bit位數(shù)/時間值每個周期傳輸?shù)臄?shù) 量)-0. 5]個時鐘周期后使第一信號線上的同步脈沖信號處于低電平的失效狀態(tài)。通過以上方式即可實現(xiàn)機(jī)架內(nèi)部發(fā)送側(cè)和接收側(cè)時間的同步?；谕话l(fā)明構(gòu)思，本發(fā)明實施例中還提供了機(jī)架內(nèi)的時間同步接口設(shè)備，由于 該設(shè)備解決問題的原理與機(jī)架內(nèi)的時間同步方法相似，因此該設(shè)備的實施可以參見方法的 實施，重復(fù)之處不再贅述。圖4為機(jī)架內(nèi)的時間同步接口設(shè)備結(jié)構(gòu)示意圖，如圖所示，在接口設(shè)備中可以包 括發(fā)送模塊401與接收模塊402 ；發(fā)送模塊中的同步發(fā)送單元4011與接收模塊中的同步接收單元4021相連，發(fā)送 模塊中的時鐘發(fā)送單元4012與接收模塊中的時鐘接收單元4022相連，發(fā)送模塊中的數(shù)據(jù) 發(fā)送單元4013與接收模塊中的數(shù)據(jù)接收單元4023相連，接收模塊還包括校正單元40M，其 中同步發(fā)送單元，用于在第一信號線上，用同步脈沖的上升沿向同步接收單元指示 將開始數(shù)據(jù)傳送；時鐘發(fā)送單元，用于在第二信號線上，以大于nHz的頻率向時鐘接收單元傳輸脈 沖信號，η大于1;數(shù)據(jù)發(fā)送單元，用于在第三信號線上，在同步發(fā)送單元發(fā)送的同步脈沖處于高電 平的有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號處于下降沿時發(fā)送時間值數(shù)據(jù)；數(shù)據(jù)接收單元，用于在第三信號線上，在同步接收單元接收的同步脈沖處于高電 平的有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號處于上升沿時采樣時間值數(shù)據(jù)；校正單元，用于在時間值接收完畢后，根據(jù)接收的時間值對本地時鐘進(jìn)行校正。實施中，數(shù)據(jù)發(fā)送單元還可以進(jìn)一步用于確定發(fā)送的時間值為同步發(fā)送單元在第 一信號線上進(jìn)行指示的時間值加上時鐘周期校正值后，再加上發(fā)送模塊與接收模塊之間 的線路延時，其中，時鐘周期校正值為[(時間值的bit位數(shù)/時間值每個周期傳輸?shù)臄?shù) 量)-0. 5]個時鐘周期，或，[(時間值的bit位數(shù)-0. 5]個時鐘周期個時鐘周期。實施中，時鐘發(fā)送單元還可以進(jìn)一步用于采用η為2M的頻率；和/或，數(shù)據(jù)發(fā)送單元可以進(jìn)一步用于確定發(fā)送的時間值為80bit，每次傳送 lbit。實施中，發(fā)送模塊401中還可以進(jìn)一步包括失效單元4014，用于在數(shù)據(jù)接收單元接收完畢后，使第一信號線上的同步脈沖信 號處于低電平的失效狀態(tài)。實施中，失效單元還可以進(jìn)一步用于在數(shù)據(jù)接收單元接收完畢后，在[1/2]個時 鐘周期后使第一信號線上的同步脈沖信號處于低電平的失效狀態(tài)，或，如圖2的Tl時刻開 始，再經(jīng)過[(時間值的bit位數(shù)/時間值每個周期傳輸?shù)臄?shù)量)-0. 5]個時鐘周期后使第 一信號線上的同步脈沖信號處于低電平的失效狀態(tài)。為了描述的方便，以上所述裝置的各部分以功能分為各種模塊或單元分別描述。 當(dāng)然，在實施本發(fā)明時可以把各模塊或單元的功能在同一個或多個軟件或硬件中實現(xiàn)，例如利用CPU的IO或可編程器件IO腳來實現(xiàn)。普通的TOD接口，一般是1秒鐘發(fā)送一次TOD報文，接收側(cè)1秒鐘校對一次時間。如 果主控是從1588報文方式獲取時間信息，主控的時鐘頻率和1588maSter的頻率相差I(lǐng)PPM 時(這種情況應(yīng)該存在)，由于1秒時間間隔太長，1秒時間反應(yīng)在線卡上的時間誤差就是 lus，多級時間節(jié)點(diǎn)傳遞后，誤差累積更大，這也導(dǎo)致了無法滿足應(yīng)用要求。比如不能滿足 TD-SCDMA(Time Division Synchronized Code Division Multiple Access,時分同步石馬分 多址接入)要求基站之間時間差在1.5us以內(nèi)的應(yīng)用要求，不能滿足CDMA (Code Division Multiple Access，碼分多址接入)要求是!Bus以內(nèi)的應(yīng)用要求。而采用發(fā)明實施例中提供的技術(shù)方案，采用提高時間校對頻率的辦法來彌補(bǔ)上面 的缺陷，例如可以提高到每秒鐘發(fā)送490次，這顯然也大大縮短調(diào)整時間的間隔。具體實施 中只需用軟件對每秒下發(fā)的次數(shù)進(jìn)行設(shè)置即可。發(fā)明實施例提供的技術(shù)方案中，只需采用三線接口便可實現(xiàn)機(jī)架內(nèi)部時間同步， 而效正時間間隔可以通過軟件修改設(shè)置即可，并且累計誤差小，精度高(機(jī)架內(nèi)部是納秒 級誤差)，具體實施中利用CPU的10或可編程器件10腳實現(xiàn)即可，不需要使用專門的232 串口，對硬件資源要求不高?？傮w來說簡便可靠，比較容易實現(xiàn)。本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，本發(fā)明的實施例可提供為方法、系統(tǒng)、或計算機(jī)程序 產(chǎn)品。因此，本發(fā)明可采用完全硬件實施例、完全軟件實施例、或結(jié)合軟件和硬件方面的實 施例的形式。而且，本發(fā)明可采用在一個或多個其中包含有計算機(jī)可用程序代碼的計算機(jī) 可用存儲介質(zhì)(包括但不限于磁盤存儲器、CD-ROM、光學(xué)存儲器等)上實施的計算機(jī)程序產(chǎn) 品的形式。本發(fā)明是參照根據(jù)本發(fā)明實施例的方法、設(shè)備(系統(tǒng))、和計算機(jī)程序產(chǎn)品的流程 圖和/或方框圖來描述的。應(yīng)理解可由計算機(jī)程序指令實現(xiàn)流程圖和/或方框圖中的每一 流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合?？商峁┻@些計算 機(jī)程序指令到通用計算機(jī)、專用計算機(jī)、嵌入式處理機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理 器以產(chǎn)生一個機(jī)器，使得通過計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器執(zhí)行的指令產(chǎn)生 用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能 的裝置。這些計算機(jī)程序指令也可存儲在能引導(dǎo)計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備以特 定方式工作的計算機(jī)可讀存儲器中，使得存儲在該計算機(jī)可讀存儲器中的指令產(chǎn)生包括指 令裝置的制造品，該指令裝置實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或 多個方框中指定的功能。這些計算機(jī)程序指令也可裝載到計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備上，使得在計 算機(jī)或其他可編程設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計算機(jī)實現(xiàn)的處理，從而在計算機(jī)或 其他可編程設(shè)備上執(zhí)行的指令提供用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖 一個方框或多個方框中指定的功能的步驟。盡管已描述了本發(fā)明的優(yōu)選實施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造 性概念，則可對這些實施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu) 選實施例以及落入本發(fā)明范圍的所有變更和修改。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
1.一種機(jī)架內(nèi)的時間同步方法，其特征在于，包括如下步驟在第一信號線上，發(fā)送側(cè)用同步脈沖的上升沿向接收側(cè)指示將開始數(shù)據(jù)傳送； 在第二信號線上，發(fā)送側(cè)以大于nHz的頻率向接收側(cè)傳輸脈沖信號，η大于1 ； 在第三信號線上，發(fā)送側(cè)在同步脈沖處于高電平的有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號 處于下降沿時發(fā)送時間值數(shù)據(jù)，接收側(cè)在接收到指示后當(dāng)?shù)诙盘柧€上的信號處于上升沿 時采樣時間值數(shù)據(jù)；接收側(cè)在時間值接收完畢后，根據(jù)接收的時間值對本地時鐘進(jìn)行校正。
2.如權(quán)利要求1所述的方法，其特征在于，發(fā)送側(cè)發(fā)送的時間值為發(fā)送側(cè)在第一信號 線上進(jìn)行指示的時間值加上時鐘周期校正值后，再加上發(fā)送側(cè)與接收側(cè)之間的線路延時， 其中，時鐘周期校正值為[(時間值的bit位數(shù)/時間值每個周期傳輸?shù)臄?shù)量)-0. 5]個時 鐘周期。
3.如權(quán)利要求2所述的方法，其特征在于，η為2M；和/或，時間值為80bit，每次傳送 lbit。
4.如權(quán)利要求1或2或3所述的方法，其特征在于，進(jìn)一步包括發(fā)送側(cè)在接收側(cè)接收完畢后，使第一信號線上的同步脈沖信號處于低電平的失效狀態(tài)。
5.如權(quán)利要求4所述的方法，其特征在于，發(fā)送側(cè)在接收側(cè)接收完畢后，從同步脈沖的 上升沿開始，再經(jīng)過[(時間值的bit位數(shù)/時間值每個周期傳輸?shù)臄?shù)量)-0. 5]個時鐘周 期后使第一信號線上的同步脈沖信號處于低電平的失效狀態(tài)。
6.一種機(jī)架內(nèi)的時間同步接口設(shè)備，其特征在于，包括發(fā)送模塊與接收模塊，發(fā)送模 塊中的同步發(fā)送單元與接收模塊中的同步接收單元相連，發(fā)送模塊中的時鐘發(fā)送單元與接 收模塊中的時鐘接收單元相連，發(fā)送模塊中的數(shù)據(jù)發(fā)送單元與接收模塊中的數(shù)據(jù)接收單元 相連，接收模塊還包括校正單元，其中同步發(fā)送單元，用于在第一信號線上，用同步脈沖的上升沿向同步接收單元指示將開 始數(shù)據(jù)傳送；時鐘發(fā)送單元，用于在第二信號線上，以大于nHz的頻率向時鐘接收單元傳輸脈沖信 號，η大于1 ；數(shù)據(jù)發(fā)送單元，用于在第三信號線上，在同步發(fā)送單元發(fā)送的同步脈沖處于高電平的 有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號處于下降沿時發(fā)送時間值數(shù)據(jù)；數(shù)據(jù)接收單元，用于在第三信號線上，在同步接收單元接收的同步脈沖處于高電平的 有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號處于上升沿時采樣時間值數(shù)據(jù)；校正單元，用于在時間值接收完畢后，根據(jù)接收的時間值對本地時鐘進(jìn)行校正。
7.如權(quán)利要求6所述的設(shè)備，其特征在于，數(shù)據(jù)發(fā)送單元進(jìn)一步用于確定發(fā)送的時間 值為同步發(fā)送單元在第一信號線上進(jìn)行指示的時間值加上時鐘周期校正值后，再加上發(fā)送 模塊與接收模塊之間的線路延時，其中，時鐘周期校正值為[(時間值的bit位數(shù)/時間值 每個周期傳輸?shù)臄?shù)量)-0. 5]個時鐘周期。
8.如權(quán)利要求7所述的設(shè)備，其特征在于，時鐘發(fā)送單元進(jìn)一步用于采用η為2M的頻率；和/或，數(shù)據(jù)發(fā)送單元進(jìn)一步用于確定發(fā)送的時間值為80bit，每次傳送lbit。
9.如權(quán)利要求6或7或8所述的設(shè)備，其特征在于，發(fā)送模塊進(jìn)一步包括失效單元，用于在數(shù)據(jù)接收單元接收完畢后，使第一信號線上的同步脈沖信號處于低 電平的失效狀態(tài)。
10.如權(quán)利要求9所述的設(shè)備，其特征在于，失效單元進(jìn)一步用于在數(shù)據(jù)接收單元接收 完畢后，從同步脈沖的上升沿開始，再經(jīng)過[(時間值的bit位數(shù)/時間值每個周期傳輸?shù)?數(shù)量)-0. 5]個時鐘周期后使第一信號線上的同步脈沖信號處于低電平的失效狀態(tài)。
全文摘要
本發(fā)明公開了一種機(jī)架內(nèi)的時間同步方法及設(shè)備，包括在第一信號線上，發(fā)送側(cè)用同步脈沖的上升沿向接收側(cè)指示將開始數(shù)據(jù)傳送；在第二信號線上，發(fā)送側(cè)以大于nHz的頻率向接收側(cè)傳輸脈沖信號，n大于1；在第三信號線上，發(fā)送側(cè)在同步脈沖處于高電平的有效狀態(tài)后當(dāng)?shù)诙盘柧€上的信號處于下降沿時發(fā)送時間值數(shù)據(jù)，接收側(cè)在接收到指示后當(dāng)?shù)诙盘柧€上的信號處于上升沿時采樣時間值數(shù)據(jù)；接收側(cè)在時間值接收完畢后，根據(jù)接收的時間值對本地時鐘進(jìn)行校正。本發(fā)明累計誤差小，精度高，對硬件資源要求不高?？傮w來說簡便可靠，比較容易實現(xiàn)。
文檔編號H04L7/00GK102142954SQ20101056651
公開日2011年8月3日 申請日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者陳暉 申請人:中興通訊股份有限公司