專利名稱：自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的處理方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于在雙通道擴(kuò)頻體制跟蹤接收機(jī)中，將和差通道擴(kuò)頻碼相位校準(zhǔn)一致 的處理方法。
背景技術(shù)：
目前，在我國(guó)航天測(cè)控領(lǐng)域，擴(kuò)頻測(cè)控體制的測(cè)控網(wǎng)才剛剛開(kāi)始起步興建，但是對(duì) 地面測(cè)控設(shè)備在低信噪比條件下的正常工作卻提出了比較高的要求?，F(xiàn)有技術(shù)擴(kuò)頻測(cè)控體 制的雙通道跟蹤接收機(jī)，通常采用在和路信號(hào)擴(kuò)頻碼及載波相位完成鎖定后，利用和路恢 復(fù)出的擴(kuò)頻碼直接完成差路信號(hào)的解擴(kuò)，恢復(fù)差路載波后，再利用和路恢復(fù)產(chǎn)生的載波信 號(hào)，移相鑒相完成角誤差信號(hào)的解調(diào)。但由于在基帶信號(hào)處理的過(guò)程中難免會(huì)引入時(shí)延差， 在和差信號(hào)傳輸時(shí)延上也存在差異，而且時(shí)延差異會(huì)隨著擴(kuò)頻碼速率的不同而不同，這種 和差信號(hào)在鏈路上的傳輸時(shí)延差異直接反映到了和差通道擴(kuò)頻碼相位的差異。在這樣的情 況下，如果不校準(zhǔn)和差兩個(gè)通道的擴(kuò)頻碼相位一致，將會(huì)損失角誤差檢測(cè)的靈敏度和降低 差路信號(hào)的解擴(kuò)損失，這在低信噪比條件下對(duì)天線跟蹤目標(biāo)的跟蹤精度影響是很大的，嚴(yán) 重時(shí)甚至?xí)o(wú)法實(shí)現(xiàn)角誤差信號(hào)的正常解調(diào)，導(dǎo)致天線無(wú)法對(duì)目標(biāo)飛行器實(shí)現(xiàn)自跟蹤。

發(fā)明內(nèi)容
為了克服雙通道擴(kuò)頻體制跟蹤接收機(jī)在實(shí)現(xiàn)差路信號(hào)解擴(kuò)時(shí)存在的上述問(wèn)題，本 發(fā)明提供一種能夠有效降低差路信號(hào)解擴(kuò)損失，并能提高系統(tǒng)角跟蹤性能的自動(dòng)實(shí)現(xiàn)和差 信道擴(kuò)頻碼相位校準(zhǔn)一致的處理方法。本發(fā)明的上述目的可以通過(guò)以下措施來(lái)達(dá)到一種自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位 一致的處理方法，其特征在于包括如下步驟(1)在可編程門(mén)陣列芯片(FPGA)內(nèi)，設(shè)計(jì)兩級(jí)存儲(chǔ)器(FIF01、FIF02)級(jí)聯(lián)，F(xiàn)IF01 的讀寫(xiě)時(shí)鐘受控于擴(kuò)頻碼鐘，F(xiàn)IF02的讀寫(xiě)時(shí)鐘受控于FPGA內(nèi)的高速系統(tǒng)工作時(shí)鐘，和路 經(jīng)鎖相環(huán)恢復(fù)出的擴(kuò)頻碼通過(guò)FIF01和FIF02，改變和路擴(kuò)頻碼相位的延遲量，將其同差路 信號(hào)擴(kuò)頻碼相位對(duì)準(zhǔn)一致；(2)在數(shù)字信號(hào)處理器芯片(DSP)內(nèi)，設(shè)計(jì)整個(gè)相位校準(zhǔn)過(guò)程的邏輯控制程序，用 于接收應(yīng)用軟件下達(dá)的相位校準(zhǔn)命令，控制改變FPGA內(nèi)FIF01和FIF02的讀寫(xiě)延遲量，完 成擴(kuò)頻碼相位搜索的粗測(cè)和精測(cè)過(guò)程；(3)利用具備下達(dá)相位校準(zhǔn)命令功能的應(yīng)用軟件下達(dá)相位校準(zhǔn)命令，由DSP程序 接收該命令，啟動(dòng)校準(zhǔn)過(guò)程，DSP程序依次控制改變FIF01和FIF02的讀寫(xiě)延遲量，進(jìn)行相 位搜索，最后DSP程序?qū)⑾辔凰阉鹘Y(jié)果設(shè)置到FPGA內(nèi)，將和差通道擴(kuò)頻碼相位校準(zhǔn)一致，自 動(dòng)組織完成整個(gè)校準(zhǔn)過(guò)程。本發(fā)明相比于現(xiàn)有技術(shù)具有如下有益效果本發(fā)明由設(shè)計(jì)在FPGA內(nèi)的數(shù)字信號(hào)處理模塊和DSP內(nèi)的控制程序聯(lián)合實(shí)現(xiàn)，DSP 程序自動(dòng)控制校準(zhǔn)流程，自動(dòng)組織完成整個(gè)校準(zhǔn)過(guò)程，監(jiān)控顯示校準(zhǔn)結(jié)果，無(wú)需更多的人為
3干預(yù)，將和差通道擴(kuò)頻碼相位自動(dòng)地校準(zhǔn)一致，有效的克服了雙通道擴(kuò)頻體制跟蹤接收機(jī)在實(shí)現(xiàn)差路信號(hào)解擴(kuò)時(shí)由于和差通道傳輸時(shí)延差異等因素引起直接對(duì)差路信號(hào)解擴(kuò)造成 的損失。FPGA內(nèi)采用兩級(jí)由不同速率時(shí)鐘控制的存儲(chǔ)器(FIF01和FIF02)級(jí)聯(lián)，在此基礎(chǔ) 上采用粗測(cè)與精測(cè)相結(jié)合的方式，在保證校準(zhǔn)精度的同時(shí)，還大大縮短了整個(gè)校準(zhǔn)過(guò)程的 時(shí)間。本發(fā)明通過(guò)對(duì)可由應(yīng)用軟件控制的相位校準(zhǔn)搜索范圍參數(shù)η的控制，并結(jié)合擴(kuò)頻 碼的周期特性，可以實(shí)現(xiàn)和差通道擴(kuò)頻碼相位在任何范圍內(nèi)的校準(zhǔn)控制，完成差路信號(hào)的 解擴(kuò)，確保了角誤差信號(hào)的正常解調(diào)，有效地降低了差路信號(hào)的解擴(kuò)損失，提高了角誤差檢 測(cè)的靈敏度和系統(tǒng)角跟蹤系統(tǒng)的跟蹤精度，為天線對(duì)跟蹤目標(biāo)飛行器實(shí)現(xiàn)自跟蹤提供了可 靠的技術(shù)基礎(chǔ)。


下面結(jié)合附圖和實(shí)施例對(duì)發(fā)明進(jìn)一步說(shuō)明。圖1是本發(fā)明DSP程序的控制流程框圖。圖2是本發(fā)明兩級(jí)由不同速率時(shí)鐘控制的存儲(chǔ)器(FIF01和FIF02)的示意圖。
具體實(shí)施例方式參閱圖1。在以下實(shí)施例中，校準(zhǔn)和差通道擴(kuò)頻碼相位一致的處理方法是由設(shè)計(jì)在 可編程門(mén)陣列芯片(FPGA)內(nèi)的數(shù)字信號(hào)處理模塊和數(shù)字信號(hào)處理器芯片(DSP)內(nèi)的控制 程序聯(lián)合實(shí)現(xiàn)的。在FPGA內(nèi)，設(shè)計(jì)兩級(jí)存儲(chǔ)器(FIF01、FIF02)級(jí)聯(lián)，F(xiàn)IFOl的讀寫(xiě)時(shí)鐘受 控于擴(kuò)頻碼鐘，F(xiàn)IF02的讀寫(xiě)時(shí)鐘受控于FPGA內(nèi)的高速系統(tǒng)工作時(shí)鐘，和路經(jīng)鎖相環(huán)恢復(fù) 出的擴(kuò)頻碼通過(guò)FIFOl和FIF02，改變和路擴(kuò)頻碼相位的延遲量，將其同差路信號(hào)擴(kuò)頻碼相 位對(duì)準(zhǔn)一致；在DSP內(nèi)，設(shè)計(jì)整個(gè)相位校準(zhǔn)過(guò)程的邏輯控制程序，用于接收應(yīng)用軟件下達(dá)的 相位校準(zhǔn)命令，控制改變FIFOl和FIF02的讀寫(xiě)延遲量，完成擴(kuò)頻碼相位搜索的粗測(cè)和精測(cè) 過(guò)程。具體實(shí)施控制流程是具備下達(dá)相位校準(zhǔn)命令功能的應(yīng)用軟件下達(dá)相位校準(zhǔn)命令后，由DSP程序接收該 命令，啟動(dòng)并自動(dòng)組織完成整個(gè)校準(zhǔn)過(guò)程。在校準(zhǔn)過(guò)程中，DSP程序首先將FIF02的讀寫(xiě)延 遲量設(shè)定為0，改變FIFOl的讀寫(xiě)延遲量，使FIFOl的讀寫(xiě)延遲量依次在+η個(gè)碼片范圍內(nèi)變 化，進(jìn)行一次粗測(cè)，DSP程序每控制改變一次FIFOl的讀寫(xiě)延遲量，便記錄相應(yīng)狀態(tài)下獲得 的角誤差電壓，最后DSP程序在記錄下來(lái)的各個(gè)狀態(tài)中依據(jù)角誤差電壓最大絕對(duì)值點(diǎn)的所 對(duì)應(yīng)的控制狀態(tài)為最佳作為判決準(zhǔn)則，找出FIFOl的最佳讀寫(xiě)延遲量nl ；然后，DSP程序自 動(dòng)設(shè)置FIFOl的讀寫(xiě)延遲量為nl-1，這樣控制的目的是為了避免當(dāng)控制量設(shè)為nl時(shí)，可能 出現(xiàn)的和路擴(kuò)頻碼相位相對(duì)差路擴(kuò)頻碼相位滯后的問(wèn)題，便于設(shè)計(jì)實(shí)現(xiàn)。在確保和路擴(kuò)頻 碼相位仍然超前的條件下，DSP程序再控制改變FIF02的讀寫(xiě)延遲量，每改變一次FIF02的 讀寫(xiě)延遲量，便記錄相應(yīng)狀態(tài)下獲得的角誤差電壓，最后DSP程序在記錄下來(lái)的各個(gè)狀態(tài) 中按照與粗測(cè)過(guò)程相同的取值準(zhǔn)則，找出FIF02的最佳讀寫(xiě)延遲量π2，完成一次精測(cè)。在完 成精測(cè)過(guò)程后，DSP程序自動(dòng)設(shè)置擴(kuò)頻碼相位校準(zhǔn)結(jié)果nl-1、n2到FPGA內(nèi)，將和差兩通道擴(kuò)頻碼相位校準(zhǔn)一致，并將其上報(bào)到應(yīng)用軟件予以監(jiān)視。在自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的粗測(cè)過(guò)程中，DSP程序在控制進(jìn)行正向搜 索時(shí)，設(shè)置由FIFOl的讀寫(xiě)延遲量依次在0 η范圍內(nèi)變化，負(fù)向搜索時(shí)，設(shè)置FIFOl的讀 寫(xiě)延遲量依次在(Ν-η) N范圍內(nèi)變化，完成擴(kuò)頻碼相位粗測(cè)過(guò)程，其中N為擴(kuò)頻碼周期。在自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的精測(cè)過(guò)程中，DSP程序設(shè)定FIFOl的讀寫(xiě) 延遲量為nl-1，然后依次設(shè)置FIF02的讀寫(xiě)延遲量在0 M范圍內(nèi)變化，找出FIF02的最佳 讀寫(xiě)延時(shí)量n2，完成擴(kuò)頻碼相位精測(cè)過(guò)程，其中M為兩個(gè)擴(kuò)頻碼鐘時(shí)間內(nèi)所對(duì)應(yīng)的高速系 統(tǒng)工作時(shí)鐘的個(gè)數(shù)。整個(gè)校準(zhǔn)過(guò)程是一鍵式操作的，僅需要應(yīng)用軟件下達(dá)一個(gè)控制命令，即可全自動(dòng)實(shí)現(xiàn)整個(gè)控制流程。以上所述的僅是本發(fā)明的優(yōu)選實(shí)施例。應(yīng)當(dāng)指出，對(duì)于本領(lǐng)域的普通技術(shù)人員 來(lái)說(shuō)，在不脫離本發(fā)明原理的前提下，還可以作出若干變形和改進(jìn)，比如，從上面的描述可 以看出，在擴(kuò)頻碼相位精確校準(zhǔn)的過(guò)程，是以FPGA內(nèi)高速的系統(tǒng)工作時(shí)鐘來(lái)控制相位延遲 的，因此這個(gè)校準(zhǔn)過(guò)程的分辨率是和FPGA內(nèi)高速的系統(tǒng)工作時(shí)鐘有關(guān)的，如果期望獲得更 加精確的時(shí)延調(diào)整，本發(fā)明可以考慮增加FPGA內(nèi)FIF02讀寫(xiě)時(shí)鐘的頻率。這些變更和改變 應(yīng)視為屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
一種自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的處理方法，其特征在于包括如下步驟(1)在可編程門(mén)陣列芯片(FPGA)內(nèi)，設(shè)計(jì)兩級(jí)存儲(chǔ)器(FIFO1、FIFO2)級(jí)聯(lián)，F(xiàn)IFO1的讀寫(xiě)時(shí)鐘受控于擴(kuò)頻碼鐘，F(xiàn)IFO2的讀寫(xiě)時(shí)鐘受控于FPGA內(nèi)的高速系統(tǒng)工作時(shí)鐘，和路經(jīng)鎖相環(huán)恢復(fù)出的擴(kuò)頻碼通過(guò)FIFO1和FIFO2，改變和路擴(kuò)頻碼相位的延遲量，將其同差路信號(hào)擴(kuò)頻碼相位對(duì)準(zhǔn)一致；(2)在數(shù)字信號(hào)處理器芯片(DSP)內(nèi)，設(shè)計(jì)整個(gè)相位校準(zhǔn)過(guò)程的邏輯控制程序，用于接收應(yīng)用軟件下達(dá)的相位校準(zhǔn)命令，控制改變FPGA內(nèi)FIFO1和FIFO2的讀寫(xiě)延遲量，完成擴(kuò)頻碼相位搜索的粗測(cè)和精測(cè)過(guò)程；(3)利用具備下達(dá)相位校準(zhǔn)命令功能的應(yīng)用軟件下達(dá)相位校準(zhǔn)命令，由DSP程序接收該命令，啟動(dòng)校準(zhǔn)過(guò)程，DSP程序依次控制改變FIFO1和FIFO2的讀寫(xiě)延遲量，進(jìn)行相位搜索，最后DSP程序?qū)⑾辔凰阉鹘Y(jié)果設(shè)置到FPGA內(nèi)，將和差通道擴(kuò)頻碼相位校準(zhǔn)一致，自動(dòng)組織完成整個(gè)校準(zhǔn)過(guò)程。
2.如權(quán)利要求1所述的自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的處理方法，在相位校準(zhǔn)過(guò) 程中，DSP程序首先設(shè)置FIFOl的讀寫(xiě)延遲量在-η +η范圍內(nèi)變化，在+η個(gè)碼片范圍內(nèi) 進(jìn)行一次粗測(cè)，找出FIFOl的最佳讀寫(xiě)延遲量nl ’然后DSP程序改變FIF02的讀寫(xiě)延遲量， 進(jìn)行一次精測(cè)，將和差兩通道擴(kuò)頻碼相位校準(zhǔn)一致，其中η是相位校準(zhǔn)搜索的范圍，是一個(gè) 可由上述應(yīng)用軟件改變的可控參數(shù)。
3.如權(quán)利要求2所述的自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的處理方法，其特征在于， 在所述的粗測(cè)中，DSP程序首先將FIF02的讀寫(xiě)延遲量設(shè)定為0，然后控制對(duì)FIFOl的讀寫(xiě) 延遲量在士η個(gè)碼片范圍內(nèi)進(jìn)行搜索。正向搜索時(shí)，DSP程序設(shè)置FIFOl的讀寫(xiě)延遲量在 0 η范圍內(nèi)變化；負(fù)向搜索時(shí)，設(shè)置FIFOl的讀寫(xiě)延遲量在(Ν-η) N范圍內(nèi)變化，DSP程 序每控制改變一次FIFOl的讀寫(xiě)延遲量，便記錄相應(yīng)狀態(tài)下獲得的角誤差電壓，最后DSP程 序在記錄下來(lái)的各個(gè)狀態(tài)中依據(jù)角誤差電壓最大絕對(duì)值點(diǎn)的所對(duì)應(yīng)的控制狀態(tài)為最佳作 為判決準(zhǔn)則，找出FIFOl的最佳讀寫(xiě)延遲量nl，完成擴(kuò)頻碼相位的粗測(cè)過(guò)程，其中N為擴(kuò)頻 碼周期。
4.如權(quán)利要求2所述的自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的處理方法，其特征在于， 在所述的精測(cè)中，DSP程序首先設(shè)置FIFOl的讀寫(xiě)延遲量為nl-1，再改變FIF02的讀寫(xiě)延遲 量，使FIF02讀寫(xiě)延遲量在0 M范圍內(nèi)變化，DSP程序每控制改變一次FIF02的讀寫(xiě)延遲 量，便記錄相應(yīng)狀態(tài)下獲得的角誤差電壓，最后DSP程序在記錄下來(lái)的各個(gè)狀態(tài)中按照粗 測(cè)過(guò)程相同的判決準(zhǔn)則，找出FIF02的最佳讀寫(xiě)延時(shí)量π2，完成一次擴(kuò)頻碼相位精測(cè)過(guò)程， 其中M為兩個(gè)擴(kuò)頻碼鐘時(shí)間內(nèi)的對(duì)應(yīng)的高速系統(tǒng)工作時(shí)鐘的個(gè)數(shù)。
全文摘要
本發(fā)明提出一種在擴(kuò)頻雙通道體制跟蹤接收機(jī)中自動(dòng)校準(zhǔn)和差通道擴(kuò)頻碼相位一致的處理方法，利用本方法，可有效地降低差路信號(hào)的解擴(kuò)損失，獲得最大的角誤差檢測(cè)靈敏度。本發(fā)明通過(guò)下述技術(shù)方案予以實(shí)現(xiàn)在可編程門(mén)陣列芯片F(xiàn)PGA內(nèi)的數(shù)字信號(hào)處理模塊中，和路經(jīng)鎖相環(huán)恢復(fù)出的擴(kuò)頻碼通過(guò)兩級(jí)由不同速率時(shí)鐘控制的存儲(chǔ)器(FIFO1、FIFO2)，改變和路擴(kuò)頻碼相位的延遲量；在數(shù)字信號(hào)處理器芯片DSP內(nèi)，設(shè)計(jì)整個(gè)相位校準(zhǔn)過(guò)程的邏輯控制程序，用于接收應(yīng)用軟件下達(dá)的相位校準(zhǔn)命令，控制改變FIFO1和FIFO2的讀寫(xiě)延遲量，自動(dòng)組織完成擴(kuò)頻碼相位的校準(zhǔn)流程，將和差通道擴(kuò)頻碼相位校準(zhǔn)一致。
文檔編號(hào)H04B1/707GK101826888SQ20101012399
公開(kāi)日2010年9月8日 申請(qǐng)日期2010年3月15日 優(yōu)先權(quán)日2010年3月15日
發(fā)明者仇三山 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第十研究所