專利名稱：實(shí)時(shí)水聲通信中基于dds的多普勒補(bǔ)償裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于多載波實(shí)時(shí)水聲通信中基于DDS的高精度多普勒補(bǔ)償處理 平臺(tái)結(jié)構(gòu)。
背景技術(shù)：
正交頻分復(fù)用(OFDM)技術(shù)已經(jīng)應(yīng)用于水聲通信中，是一種高速傳輸?shù)姆椒ā５?OF匿的傳輸對(duì)于子載波正交性的要求很高，所以水聲通信中存在的嚴(yán)重多普勒頻率偏移限 制了 OF匿技術(shù)在水聲通信中的應(yīng)用。為了消除這種不可避免的多普勒頻移給水聲通信所 帶來的影響，人們提出了很多修正的方法。 目前，在水聲通信領(lǐng)域中，有兩種常用理論方法用于多普勒補(bǔ)償一種是采用DFE 加二階數(shù)字鎖相環(huán)(DPLL)的結(jié)構(gòu)，并對(duì)均衡系數(shù)和相移進(jìn)行聯(lián)合最佳估計(jì)。這種方法適合 于小的多普勒頻移，但是這種均衡器結(jié)構(gòu)復(fù)雜，特別是在高速水聲通信中尤其復(fù)雜，已經(jīng)到 了阻礙實(shí)時(shí)通信的程度了 ；另一種方法是在均衡前加多普勒處理結(jié)構(gòu)，估計(jì)出多普勒頻移， 再對(duì)其進(jìn)行補(bǔ)償。這種插值法運(yùn)算量和存儲(chǔ)量要求都很大，若用線性插值法，其運(yùn)算量小， 但在信噪比小的時(shí)候，其性能急劇惡化。對(duì)接收信號(hào)進(jìn)行多普勒補(bǔ)償?shù)刃в趯?duì)接收信號(hào)的 重采樣，但在多普勒頻移較小，精度要求很高的情況下改變采樣率比較困難。為了避開上述 算法上實(shí)現(xiàn)多普勒補(bǔ)償?shù)睦щy，克服算法上的不足，結(jié)合現(xiàn)有的DDS頻率合成技術(shù)，可以設(shè) 計(jì)一種采用DSP測頻，DDS頻率合成的方法，實(shí)現(xiàn)軟件加硬件的結(jié)構(gòu)實(shí)現(xiàn)高精度、快速的頻 率補(bǔ)償。DDS頻率合成技術(shù)是把一系列數(shù)字形式的信號(hào)通過數(shù)/模轉(zhuǎn)換器轉(zhuǎn)換成模擬量形 式的信號(hào)。采用軟、硬件相結(jié)合的合成方式，利用高速存儲(chǔ)器將正弦波的M個(gè)樣品存在其 中，然后以查表的方式按均勻的速率把這些樣品輸入到高速數(shù)/模轉(zhuǎn)換器，變換成所設(shè)定 頻率的正弦波信號(hào)。這種合成方式由于高速存儲(chǔ)器產(chǎn)生正弦波幅值數(shù)據(jù)，因此合成頻率可 以做得很高，目前已達(dá)到數(shù)百兆赫茲。 DDS具有頻率分辨率高、頻率變化速率快、輸出相位連續(xù)和噪聲低等優(yōu)點(diǎn)，因此可 以實(shí)現(xiàn)高精度、快速率的頻移補(bǔ)償，且不會(huì)影響原有信號(hào)的相位特性。在多載波水聲通信中 采用該技術(shù)對(duì)多普勒頻移進(jìn)行補(bǔ)償，具有頻率分辨率高、變頻速率快和頻率線性變化等優(yōu) 點(diǎn)。 現(xiàn)有的水聲通信中的多普勒補(bǔ)償技術(shù)大多限于算法上實(shí)現(xiàn)的多普勒補(bǔ)償，其精度 不高，實(shí)時(shí)性和穩(wěn)定性能較差。目前有兩種常用理論方法用于多普勒補(bǔ)償一種是采用DFE 加二階數(shù)字鎖相環(huán)(DPLL)的結(jié)構(gòu)，并對(duì)均衡系數(shù)和相移進(jìn)行聯(lián)合最佳估計(jì)。這種方法適合 于小的多普勒頻移，但是這種均衡器結(jié)構(gòu)復(fù)雜，特別是在高速水聲通信中尤其復(fù)雜，已經(jīng)到 了阻礙實(shí)時(shí)通信的程度了 ；另一種方法是在均衡前加多普勒處理結(jié)構(gòu)，估計(jì)出多普勒頻移， 再對(duì)其進(jìn)行補(bǔ)償。這種插值法運(yùn)算量和存儲(chǔ)量要求都很大，若用線性插值法，其運(yùn)算量小， 但在信噪比小的時(shí)候，其性能急劇惡化。對(duì)接收信號(hào)進(jìn)行多普勒補(bǔ)償?shù)刃в趯?duì)接收信號(hào)的 重采樣，但在多普勒頻移較小，精度要求很高的情況下改變采樣率比較困難。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種可以方便用于多載波實(shí)時(shí)水聲通信系統(tǒng)的多普勒補(bǔ) 償?shù)膶?shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置。
本發(fā)明的目的是這樣實(shí)現(xiàn)的 本發(fā)明的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置的構(gòu)成為通信處理板前 端模數(shù)轉(zhuǎn)換電路，通過一組數(shù)據(jù)總線以并行接口方式和現(xiàn)場可編程邏輯器件FPGA2的通用 I/O 口相連；信號(hào)處理芯片DSP為處理內(nèi)核芯片它通過片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù)總線和 FPGA相連，EMIFA接口的片選、讀寫控制線、部分地址線都和FPGA的通用I/O相連；含有用 于互連網(wǎng)絡(luò)的通過DSP的10/lOOMb/s以太網(wǎng)控制外設(shè)實(shí)現(xiàn)的網(wǎng)絡(luò)接口電路；頻率合成模塊 通過DDS的一組數(shù)據(jù)總線以及讀寫控制線和FPGA的通用I/O 口相連；由高性能的DSP處理 器完成測頻、多普勒估計(jì)以及給出多普勒補(bǔ)償頻率控制字，寫入DDS的內(nèi)部相位寄存器和 頻率寄存器，實(shí)現(xiàn)多普勒補(bǔ)償，實(shí)時(shí)輸出A/D所需的采樣頻率。
本發(fā)明還可以包括 1、所述信號(hào)處理芯片DSP的外部包括調(diào)試接口 JTAG，通過DSP的數(shù)據(jù)總線連接 的外部動(dòng)態(tài)存儲(chǔ)器SDRAM，用于自引導(dǎo)啟動(dòng)的通過DSP的數(shù)據(jù)總線連接的外部只讀存儲(chǔ)器， 用于與網(wǎng)絡(luò)傳輸模塊接口的接口程序。 2、通信處理板前端模數(shù)轉(zhuǎn)換電路由四路高精度、低噪聲A/D通過并行數(shù)據(jù)線和四 路鎖存器互聯(lián)，根據(jù)FPGA輸出的每路采樣時(shí)鐘信號(hào)，實(shí)現(xiàn)數(shù)據(jù)采集和鎖存，它們共用一組 數(shù)據(jù)總線和FPGA的通用I/O 口相連，F(xiàn)PGA通過內(nèi)部控制邏輯分別讀取每路的數(shù)據(jù)。
3、所述頻率合成模塊通過DDS的一組數(shù)據(jù)總線以及讀寫控制線和FPGA的通用1/ 0 口相連，是指由高性能的DSP處理器完成測頻、多普勒估計(jì)，DSP通過EMIFA接口給出多普 勒補(bǔ)償頻率控制字，寫入DDS內(nèi)部寄存器，實(shí)現(xiàn)頻率合成。 4、DDS通過自身頻率寄存器和相位寄存器改變尋址的步長來改變輸出信號(hào)的頻
率，由相位累加器對(duì)相位增量進(jìn)行累加，累加器的值作為查找正弦查找表的地址，DDS內(nèi)部
的D/A數(shù)模轉(zhuǎn)換器輸出的階梯形波形，經(jīng)低通濾波器成為質(zhì)量符合需要的模擬波形，輸出
的模擬頻率信號(hào)通過波形整形電路，整形電路部分由數(shù)字比較器構(gòu)成，將正弦波轉(zhuǎn)換成方
波，最后將產(chǎn)生的時(shí)鐘信號(hào)送回FPGA進(jìn)行分頻，輸出A/D所需的采樣頻率。 為了彌補(bǔ)多載波實(shí)時(shí)水聲通信中現(xiàn)有多普勒補(bǔ)償技術(shù)的不足，實(shí)現(xiàn)在多載波實(shí)時(shí)
水聲通信中高精度、實(shí)時(shí)的多普勒頻率補(bǔ)償，本發(fā)明提出了一種用于多載波實(shí)時(shí)水聲通信
中的多普勒補(bǔ)償技術(shù)，包括通用型高性能DSP處理芯片，高精度DDS頻率合成芯片，最為重
要的是該結(jié)構(gòu)具有很強(qiáng)的信號(hào)處理能力和網(wǎng)絡(luò)傳輸功能，具有很高的變頻速度、頻率分辨
率高、合成頻率精度很高、頻率線性變化以及處理速度快等優(yōu)點(diǎn)。因此，該多普勒補(bǔ)償結(jié)構(gòu)
能夠用于高速的多載波實(shí)時(shí)水聲通信系統(tǒng)。 本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是通信處理板前端模數(shù)轉(zhuǎn)換電路，共 用一組數(shù)據(jù)總線以并行接口方式和FPGA的通用I/O 口相連，主要完成模擬信號(hào)的數(shù)字量 化?，F(xiàn)場可編程邏輯器件FPGA是處理板的各個(gè)功能模塊電路的連接結(jié)點(diǎn)，主要實(shí)現(xiàn)各個(gè)功 能模塊邏輯控制，它有豐富的片上資源和1/0管腳，起到互聯(lián)和存儲(chǔ)控制的作用。 一塊通用 高速的信號(hào)處理芯片DSP為整個(gè)電路的數(shù)字處理內(nèi)核，它通過片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù) 總線和FPGA相連，EMIFA接口的片選、讀寫控制線、部分地址線等都和FPGA的通用I/O相連。多普勒頻率合成模塊通過DDS的一組數(shù)據(jù)總線以及讀寫控制線和FPGA的通用I/O 口相 連，DSP通過自身EMIFA控制器可以靈活控制訪問DDS。由高性能的DSP處理器完成測頻、 多普勒估計(jì)以及給出多普勒補(bǔ)償頻率控制字，寫入DDS的內(nèi)部相位寄存器和頻率寄存器， 實(shí)現(xiàn)多普勒補(bǔ)償，實(shí)時(shí)輸出A/D所需的采樣頻率。用于互連網(wǎng)絡(luò)的通過DSP的10/lOOMb/s 以太網(wǎng)控制外設(shè)(EMAC)實(shí)現(xiàn)的網(wǎng)絡(luò)接口電路，主要完成數(shù)據(jù)傳輸任務(wù)和本地網(wǎng)絡(luò)通信。
各部分的作用分別說明如下 如附圖2所示，所述通信處理板前端模數(shù)轉(zhuǎn)換電路由四路高精度、低噪聲A/D通 過并行數(shù)據(jù)線和四路鎖存器互聯(lián)，根據(jù)FPGA輸出的每路采樣時(shí)鐘信號(hào)，實(shí)現(xiàn)數(shù)據(jù)采集和鎖 存，它們共用一組數(shù)據(jù)總線和FPGA的通用I/O 口相連，F(xiàn)PGA通過內(nèi)部控制邏輯分別讀取每 路的數(shù)據(jù)，存儲(chǔ)在FPGA內(nèi)部的FIFO中。如附圖3所示，所述通信處理板是以一塊高速信號(hào) 處理芯片DSP為內(nèi)核，其外部包括程序調(diào)試和下載接口 JTAG，通過DSP的EMIFA數(shù)據(jù)總線 連接的外部動(dòng)態(tài)存儲(chǔ)器SDRAM，用于DSP自引導(dǎo)啟動(dòng)，通過DSP的EMIFA數(shù)據(jù)總線連接的外 部只讀存儲(chǔ)器，用于與網(wǎng)絡(luò)傳輸模塊接口的接口程序。如附圖4所示，多普勒頻率合成模塊 電路由FPGA通過一組數(shù)據(jù)總線和寄存器選擇信號(hào)線、地址線、寫控制線等控制高精度DDS， DDS輸出±OUT兩路信號(hào)，+OUT信號(hào)經(jīng)過帶通濾波器濾波，-OUT信號(hào)作為參考信號(hào)，濾波后 的信號(hào)和參考信號(hào)送給波形整形電路，輸出就是多普勒補(bǔ)償后合成的頻率信號(hào)。如附圖5 所示，所述通信處理板通過DDS實(shí)現(xiàn)多普勒頻率合成，其過程如下DSP多普勒補(bǔ)償?shù)念l率 控制字寫入DDS內(nèi)部相位寄存器和頻率寄存器，改變尋址的步長，步長即為對(duì)數(shù)字波形查 表的相位增量；由相位累加器對(duì)相位增量進(jìn)行累加，累加的值作為查找正弦查找表的地址； 查找表輸出的信號(hào)經(jīng)過DDS內(nèi)部的D/A數(shù)模轉(zhuǎn)換器輸出階梯形波形，經(jīng)過低通(帶通)濾波 器，成為質(zhì)量符合要求的模擬信號(hào)；輸出的模擬頻率信號(hào)通過波形整形電路進(jìn)行整形，將正 弦波轉(zhuǎn)換成方波，將產(chǎn)生的頻率信號(hào)送回FPGA經(jīng)過分頻輸出多普勒補(bǔ)償后的信號(hào)作為A/D 的采樣頻率。 本發(fā)明的工作原理 多載波實(shí)時(shí)水聲通信多普勒補(bǔ)償結(jié)構(gòu)前端四路高精度低噪聲的A/D模數(shù)轉(zhuǎn)換芯 片通過并行數(shù)據(jù)線和四路鎖存器連接，它們的時(shí)鐘信號(hào)線和讀、使能控制線都由FPGA控 制。四路鎖存器通過共用一組數(shù)據(jù)總線和FPGA相連，F(xiàn)PGA控制A/D的數(shù)據(jù)采集和讀取鎖 存器輸出總線上的數(shù)據(jù)，存儲(chǔ)在內(nèi)部FIFO中。DSP通過EMIFA接口的32Bit數(shù)據(jù)總線、地 址線、控制線和FPGA進(jìn)行數(shù)據(jù)傳輸，DSP通過EDMA方式讀取數(shù)據(jù)。DSP測頻，計(jì)算出多普勒 頻移，寫入FPGA內(nèi)部DDS控制邏輯模塊一個(gè)頻率控制字，四路DDS通過自身相位寄存器和 頻率寄存器改變尋址的步長來改變輸出信號(hào)的頻率。輸出的模擬頻率信號(hào)通過低通濾波電 路和波形整形電路，將正弦波轉(zhuǎn)換成方波，最后將產(chǎn)生的時(shí)鐘信號(hào)送回FPGA分頻，輸出多 普勒補(bǔ)償后的信號(hào)提供給四路A/D，作為A/D采樣頻率。DSP進(jìn)行多載波水聲通信和測頻算 法，完成通信調(diào)制解調(diào)后，通過網(wǎng)絡(luò)傳輸電路把數(shù)據(jù)傳輸?shù)缴衔粰C(jī)。
本發(fā)明的有益效果在于 1 、本發(fā)明所述通信處理電路包括一片通用高性能DSP主處理芯片，可以完成多載 波實(shí)時(shí)水聲通信相應(yīng)的編解碼調(diào)制解調(diào)算法、測頻算法和多普勒補(bǔ)償頻率控制等。具有該 結(jié)構(gòu)的處理平臺(tái)可以作為多載波實(shí)時(shí)水聲通信處理平臺(tái)，還可以作為通用數(shù)據(jù)采集板卡使 用，具有適用性強(qiáng)，高速穩(wěn)定且應(yīng)用靈活的特點(diǎn)，適合于通信、信號(hào)處理算法等的工程實(shí)現(xiàn)。
2、本發(fā)明所述通信處理電路，由DSP執(zhí)行相關(guān)測頻算法，完成多普勒估計(jì)，其精度 可達(dá)10—5量級(jí)；DSP通過現(xiàn)場可編程邏輯器件FPGA內(nèi)部控制邏輯寫入DDS內(nèi)部頻率控制字， 進(jìn)行頻率合成，DDS的輸出頻率精度高達(dá)四十億分之一。體現(xiàn)了高精度的頻率合成。
3、本發(fā)明所述通信處理電路，DSP實(shí)時(shí)檢測同步信號(hào)，進(jìn)行多普勒估計(jì)，由DDS頻 率合成的多普勒補(bǔ)償時(shí)鐘信號(hào)經(jīng)過濾波電路和波形整形電路，送到FPGA分頻，送給前端四 路A/D，作為A/D的采樣頻率。使用測頻算法和硬件電路相結(jié)合的技術(shù)可對(duì)多載波實(shí)時(shí)水聲 通信中的多普勒進(jìn)行實(shí)時(shí)的補(bǔ)償。 4、本發(fā)明所述處理電路，包括本地網(wǎng)絡(luò)通信功能。以往通信處理平臺(tái)結(jié)構(gòu)主要包 括串口通信，具有傳輸速率低、傳輸距離短等缺點(diǎn)；本發(fā)明采用目前流行的網(wǎng)絡(luò)傳輸，使其 傳輸速度和通信傳輸距離大大提高。 現(xiàn)有的水聲通信中的多普勒補(bǔ)償技術(shù)大多限于算法上實(shí)現(xiàn)補(bǔ)償，適合于小的多普 勒頻移，但是其結(jié)構(gòu)復(fù)雜，特別是在高速水聲通信中尤其復(fù)雜，已經(jīng)到了阻礙實(shí)時(shí)通信的程 度了 ，運(yùn)算量和存儲(chǔ)量要求都很大，若用線性插值法，其運(yùn)算量小，但在信噪比小的時(shí)候，其 性能急劇惡化。本發(fā)明針對(duì)以上目前實(shí)時(shí)水聲通信中現(xiàn)有多普勒補(bǔ)償技術(shù)的不足，實(shí)現(xiàn)在 多載波實(shí)時(shí)水聲通信中高精度、實(shí)時(shí)的補(bǔ)償多普勒頻偏，設(shè)計(jì)了一種通信處理平臺(tái)結(jié)構(gòu)加 測頻的多普勒補(bǔ)償技術(shù)，硬件結(jié)構(gòu)可以采用通用型高性能處理芯片，不受專用通信資源的 限制；最為重要的是該處理結(jié)構(gòu)很強(qiáng)的信號(hào)處理能力和很高的變頻精度。本發(fā)明技術(shù)能較 好的實(shí)現(xiàn)實(shí)時(shí)水聲通信中高精度、實(shí)時(shí)的補(bǔ)償多普勒頻偏，具有輸出頻率精度高、實(shí)時(shí)多普 勒補(bǔ)償、適用性強(qiáng)、高速穩(wěn)定且應(yīng)用靈活的特點(diǎn)，大大改善目前實(shí)時(shí)水聲通信中多普勒補(bǔ)償 的不足。本發(fā)明結(jié)構(gòu)簡單、補(bǔ)償精度高、實(shí)時(shí)性好，能很好的克服目前實(shí)時(shí)水聲通信中存在 的多普勒頻移。


圖1用于水聲通信多普勒補(bǔ)償板的原理結(jié)構(gòu)框圖； 圖2用于水聲通信多普勒補(bǔ)償板的前端模數(shù)采集原理結(jié)構(gòu)框圖； 圖3用于水聲通信多普勒補(bǔ)償板的DSP系統(tǒng)原理結(jié)構(gòu)框圖； 圖4用于水聲通信多普勒補(bǔ)償板的頻率補(bǔ)償電路原理結(jié)構(gòu)框圖； 圖5用于水聲通信多普勒補(bǔ)償板的頻率合成工作原理框圖； 圖6用于水聲通信多普勒補(bǔ)償?shù)腁/D采集和頻率補(bǔ)償電路框圖； 圖7用于水聲通信多普勒補(bǔ)償?shù)腄SP、FPGA和網(wǎng)絡(luò)互聯(lián)電路框圖。
具體實(shí)施例方式
下面結(jié)合附圖舉例對(duì)本發(fā)明做更詳細(xì)地描述 結(jié)合圖l，現(xiàn)場可編程邏輯器件FPGA2是處理板的各個(gè)功能模塊電路的連接結(jié)點(diǎn)， 它有豐富的片上資源和通用1/0管腳，起到互聯(lián)電路和存儲(chǔ)控制的作用。處理板前端模數(shù) 轉(zhuǎn)換電路4，通過一組數(shù)據(jù)總線以并行接口方式和FPGA2的通用I/O 口相連，主要完成模擬 信號(hào)的數(shù)字量化。高性能DSP1是整個(gè)處理板的核心處理芯片，它通過片內(nèi)外設(shè)EMIFA接口 的數(shù)據(jù)總線和FPGA2相連，EMIFA接口的片選、讀寫控制線、部分地址線等都和FPGA2的通 用I/O相連，實(shí)現(xiàn)數(shù)的傳輸。FPGA2的配置芯片6通過數(shù)據(jù)、控制信號(hào)線和FPGA2相連。網(wǎng)絡(luò)傳輸模塊5的數(shù)據(jù)總線、片選、讀寫控制信號(hào)以及地址線和DSP3的EMAC接口互聯(lián)，主要 完成數(shù)據(jù)傳輸任務(wù)和本地網(wǎng)絡(luò)通信。 結(jié)合圖2，所述通信處理板前端模數(shù)轉(zhuǎn)換電路4由四路高精度、低噪聲A/D7通過 并行數(shù)據(jù)線和四路鎖存器8互聯(lián)，根據(jù)FPGA2輸出的每路采樣時(shí)鐘信號(hào)，實(shí)現(xiàn)數(shù)據(jù)采集和鎖 存，它們共用一組數(shù)據(jù)總線和FPGA2的通用I/O 口相連，F(xiàn)PGA2通過內(nèi)部控制邏輯分別讀取 每路的數(shù)據(jù)，存儲(chǔ)在FPGA2內(nèi)部建立的FIFO中。 結(jié)合圖3，所述通信處理板以一塊高速信號(hào)處理芯片DSP1為內(nèi)核，其外部包括調(diào) 試接口 JTAG9，通過DSP1的數(shù)據(jù)總線連接的外部動(dòng)態(tài)存儲(chǔ)器SDRAM11，用于自引導(dǎo)啟動(dòng)的通 過DSP1的數(shù)據(jù)總線連接的外部只讀存儲(chǔ)器IO，用于與網(wǎng)絡(luò)傳輸模塊接口的接口程序12。
結(jié)合圖4，所述通信處理板上，多普勒頻率合成模塊電路3由FPGA2通過共用一組 數(shù)據(jù)總線和相位寄存器選擇信號(hào)線、地址線、寫控制線等控制四路高精度DDS13， DDS13輸 出士0UT兩路信號(hào)，+0UT信號(hào)經(jīng)過帶通濾波器14濾波，-OUT信號(hào)作為參考信號(hào)，濾波后的 信號(hào)和參考信號(hào)送給波形整形電路15，輸出的信號(hào)就是多普勒補(bǔ)償合成的頻率。
結(jié)合圖5，所述通信處理板上，DSP1多普勒補(bǔ)償?shù)念l率控制字寫入DDS13內(nèi)部相位 寄存器16和頻率寄存器17，改變尋址的步長，步長即為對(duì)數(shù)字波形查表的相位增量；由相 位累加器18對(duì)相位增量進(jìn)行累加，累加的值作為查找正弦查找表19的地址；查找表輸出的 信號(hào)經(jīng)過DDS13內(nèi)部的D/A數(shù)模轉(zhuǎn)換器20輸出階梯形波形，經(jīng)低通(帶通)濾波器14，成 為質(zhì)量符合要求的模擬信號(hào)；輸出的模擬頻率信號(hào)通過波形整形電路15進(jìn)行波形整形，將 正弦波轉(zhuǎn)換成方波，將產(chǎn)生的頻率信號(hào)送回FPGA2經(jīng)過分頻輸出多普勒補(bǔ)償后的信號(hào)作為 A/D7的采樣頻率。 結(jié)合本發(fā)明設(shè)計(jì)并實(shí)現(xiàn)了一塊可用于多載波實(shí)時(shí)水聲通信系統(tǒng)的高精度多普勒 補(bǔ)償電路。其中信號(hào)處理由一片高性能DSP完成，互聯(lián)電路由FPGA完成，頻率合成由DDS 實(shí)現(xiàn)，網(wǎng)絡(luò)通信模塊電路實(shí)現(xiàn)網(wǎng)絡(luò)傳輸功能。 結(jié)合圖6、7所示，圖中按照電路實(shí)現(xiàn)的功能劃分層次電路，各功能電路由現(xiàn)場可 編程邏輯器件FPGA實(shí)現(xiàn)的互連，前端四路模數(shù)轉(zhuǎn)換電路共用一組數(shù)據(jù)總線和FPGA相連，由 FPGA控制它們的時(shí)鐘以及讀寫等控制信號(hào)。多普勒頻率合成電路通過DDS的數(shù)據(jù)總線、控 制線和FPGA的通用I/O 口相連，由DSP通過EMIFA接口向FPGA內(nèi)部的DDS邏輯控制模塊 寫入DDS內(nèi)部寄存器頻率控制字，實(shí)現(xiàn)多普勒頻率補(bǔ)償。FPGA的配置芯片通過數(shù)據(jù)、控制 信號(hào)線和FPGA相連。圖中DSP為處理內(nèi)核芯片，它通過片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù)總線和 FPGA相連，EMIFA接口的片選、讀寫控制線、部分地址線等都和FPGA的通用1/0相連。用于 互連網(wǎng)絡(luò)的網(wǎng)絡(luò)接口電路和DSP的10/100Mb/s以太網(wǎng)控制外設(shè)(EMAC)相連，主要完成數(shù) 據(jù)傳輸任務(wù)和本地網(wǎng)絡(luò)通信。
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權(quán)利要求
一種實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是其構(gòu)成為通信處理板前端模數(shù)轉(zhuǎn)換電路(4)，通過一組數(shù)據(jù)總線以并行接口方式和現(xiàn)場可編程邏輯器件FPGA(2)的通用I/O口相連；信號(hào)處理芯片DSP(1)為處理內(nèi)核芯片它通過片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù)總線和FPGA(2)相連，EMIFA接口的片選、讀寫控制線、部分地址線都和FPGA(2)的通用I/O相連；含有用于互連網(wǎng)絡(luò)的通過DSP(1)的10/100Mb/s以太網(wǎng)控制外設(shè)實(shí)現(xiàn)的網(wǎng)絡(luò)接口電路〔5〕；頻率合成模塊(3)通過DDS(20)的一組數(shù)據(jù)總線以及讀寫控制線和FPGA(2)的通用I/O口相連；由高性能的DSP(1)處理器完成測頻、多普勒估計(jì)以及給出多普勒補(bǔ)償頻率控制字，寫入DDS(20)的內(nèi)部相位寄存器(13)和頻率寄存器(14)，實(shí)現(xiàn)多普勒補(bǔ)償，實(shí)時(shí)輸出A/D(7)所需的采樣頻率。
2. 根據(jù)權(quán)利要求1所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是所述信號(hào)處理芯片DSP(l)的外部包括調(diào)試接口 JTAG 〔9〕，通過DSP 〔1〕的數(shù)據(jù)總線連接的外部動(dòng)態(tài)存儲(chǔ)器SDRAM 〔11〕，用于自引導(dǎo)啟動(dòng)的通過DSP 〔1〕的數(shù)據(jù)總線連接的外部只讀存儲(chǔ)器〔10〕，用于與網(wǎng)絡(luò)傳輸模塊接口的接口程序(12)。
3. 根據(jù)權(quán)利要求1或2所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是通信處理板前端模數(shù)轉(zhuǎn)換電路(4)由四路高精度、低噪聲A/D(7)通過并行數(shù)據(jù)線和四路鎖存器(8)互聯(lián)，根據(jù)FPGA(2)輸出的每路采樣時(shí)鐘信號(hào)，實(shí)現(xiàn)數(shù)據(jù)采集和鎖存，它們共用一組數(shù)據(jù)總線和FPGA(2)的通用I/O 口相連，F(xiàn)PGA(2)通過內(nèi)部控制邏輯分別讀取每路的數(shù)據(jù)。
4. 根據(jù)權(quán)利要求1或2所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是所述頻率合成模塊(3)通過DDS(20)的一組數(shù)據(jù)總線以及讀寫控制線和FPGA(2)的通用1/0 口相連，是指由高性能的DSP(l)處理器完成測頻、多普勒估計(jì)，DSP(1)通過EMIFA接口給出多普勒補(bǔ)償頻率控制字，寫入DDS (20)內(nèi)部寄存器，實(shí)現(xiàn)頻率合成。
5. 根據(jù)權(quán)利要求3所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是所述頻率合成模塊(3)通過DDS(20)的一組數(shù)據(jù)總線以及讀寫控制線和FPGA(2)的通用I/O口相連，是指由高性能的DSP(l)處理器完成測頻、多普勒估計(jì)，DSP(l)通過EMIFA接口給出多普勒補(bǔ)償頻率控制字，寫入DDS (20)內(nèi)部寄存器，實(shí)現(xiàn)頻率合成。
6. 根據(jù)權(quán)利要求1或2所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是DDS(20)通過自身頻率寄存器(14)和相位寄存器(13)改變尋址的步長來改變輸出信號(hào)的頻率，由相位累加器(15)對(duì)相位增量進(jìn)行累加，累加器的值作為查找正弦查找表(16)的地址，DDS(20)內(nèi)部的D/A數(shù)模轉(zhuǎn)換器(17)輸出的階梯形波形，經(jīng)低通濾波器(18)成為質(zhì)量符合需要的模擬波形，輸出的模擬頻率信號(hào)通過波形整形電路(19)，整形電路部分由數(shù)字比較器構(gòu)成，將正弦波轉(zhuǎn)換成方波，最后將產(chǎn)生的時(shí)鐘信號(hào)送回FPGA(2)進(jìn)行分頻，輸出A/D(7)所需的采樣頻率。
7. 根據(jù)權(quán)利要求3所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是DDS(20)通過自身頻率寄存器(14)和相位寄存器(13)改變尋址的步長來改變輸出信號(hào)的頻率，由相位累加器(15)對(duì)相位增量進(jìn)行累加，累加器的值作為查找正弦查找表(16)的地址，DDS(20)內(nèi)部的D/A數(shù)模轉(zhuǎn)換器(17)輸出的階梯形波形，經(jīng)低通濾波器(18)成為質(zhì)量符合需要的模擬波形，輸出的模擬頻率信號(hào)通過波形整形電路(19)，整形電路部分由數(shù)字比較器構(gòu)成，將正弦波轉(zhuǎn)換成方波，最后將產(chǎn)生的時(shí)鐘信號(hào)送回FPGA(2)進(jìn)行分頻，輸出A/D(7)所需的采樣頻率。
8. 根據(jù)權(quán)利要求4所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是DDS(20)通過自身頻率寄存器(14)和相位寄存器(13)改變尋址的步長來改變輸出信號(hào)的頻率，由相位累加器(15)對(duì)相位增量進(jìn)行累加，累加器的值作為查找正弦查找表(16)的地址，DDS(20)內(nèi)部的D/A數(shù)模轉(zhuǎn)換器(17)輸出的階梯形波形，經(jīng)低通濾波器(18)成為質(zhì)量符合需要的模擬波形，輸出的模擬頻率信號(hào)通過波形整形電路(19)，整形電路部分由數(shù)字比較器構(gòu)成，將正弦波轉(zhuǎn)換成方波，最后將產(chǎn)生的時(shí)鐘信號(hào)送回FPGA(2)進(jìn)行分頻，輸出A/D(7)所需的采樣頻率。
9. 根據(jù)權(quán)利要求5所述的實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置，其特征是DDS(20)通過自身頻率寄存器(14)和相位寄存器(13)改變尋址的步長來改變輸出信號(hào)的頻率，由相位累加器(15)對(duì)相位增量進(jìn)行累加，累加器的值作為查找正弦查找表(16)的地址，DDS(20)內(nèi)部的D/A數(shù)模轉(zhuǎn)換器(17)輸出的階梯形波形，經(jīng)低通濾波器(18)成為質(zhì)量符合需要的模擬波形，輸出的模擬頻率信號(hào)通過波形整形電路(19)，整形電路部分由數(shù)字比較器構(gòu)成，將正弦波轉(zhuǎn)換成方波，最后將產(chǎn)生的時(shí)鐘信號(hào)送回FPGA(2)進(jìn)行分頻，輸出A/D(7)所需的采樣頻率。
全文摘要
本發(fā)明提供的是一種實(shí)時(shí)水聲通信中基于DDS的多普勒補(bǔ)償裝置。通信處理板前端模數(shù)轉(zhuǎn)換電路，通過一組數(shù)據(jù)總線以并行接口方式和現(xiàn)場可編程邏輯器件FPGA的通用I/O口相連；信號(hào)處理芯片DSP為處理內(nèi)核芯片它通過片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù)總線和FPGA相連，EMIFA接口的片選、讀寫控制線、部分地址線都和FPGA的通用I/O相連；含有用于互連網(wǎng)絡(luò)的通過DSP的10/100Mb/s以太網(wǎng)控制外設(shè)實(shí)現(xiàn)的網(wǎng)絡(luò)接口電路；頻率合成模塊通過DDS的一組數(shù)據(jù)總線以及讀寫控制線和FPGA的通用I/O口相連。本發(fā)明技術(shù)能較好的實(shí)現(xiàn)實(shí)時(shí)水聲通信中高精度、實(shí)時(shí)的補(bǔ)償多普勒頻偏，具有輸出頻率精度高、實(shí)時(shí)多普勒補(bǔ)償、適用性強(qiáng)、高速穩(wěn)定且應(yīng)用靈活的特點(diǎn)。
文檔編號(hào)H04B13/02GK101777939SQ201010101289
公開日2010年7月14日 申請(qǐng)日期2010年1月27日 優(yōu)先權(quán)日2010年1月27日
發(fā)明者喬鋼, 周峰, 唐偉杰, 孫宗鑫, 曹倩, 蔣超華, 馬雪飛 申請(qǐng)人:哈爾濱工程大學(xué)