專利名稱：基于fpga的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種集成電路(ic)芯片的仿真驗(yàn)證系統(tǒng)，尤其涉及一種基于 FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)。
背景技術(shù)：
隨著大規(guī)模集成電路技術(shù)和網(wǎng)絡(luò)通信的高速發(fā)展，以太網(wǎng)交換芯片在網(wǎng)絡(luò)通信中 得到了廣泛的應(yīng)用，并且由于其應(yīng)用環(huán)境越來越廣泛和復(fù)雜，也使得以太網(wǎng)交換芯片所包 含的功能越來越復(fù)雜，容量越來越大，芯片的仿真難度也在日益快速增長。因此，如何加快 以太網(wǎng)交換芯片的開發(fā)速度，縮短驗(yàn)證的周期就成為目前我們面臨的重要課題。 現(xiàn)有的集成電路(IC)芯片仿真驗(yàn)證領(lǐng)域中，主要采用兩種方式進(jìn)行芯片仿真/驗(yàn) 證一種是軟件模擬仿真方式，另一種是基于現(xiàn)場可編程邏輯門陣列(FPGA)的硬件模擬器 仿真方式。大量實(shí)驗(yàn)表明，在進(jìn)行集成電路(IC)設(shè)計(jì)過程中，存在需要使用超過百萬個時 鐘周期來充分測試和驗(yàn)證芯片系統(tǒng)功能的情況。如果利用現(xiàn)有技術(shù)提供的軟件模擬仿真方 式，芯片的測試驗(yàn)證性能將下降至l-5HZ，這必將導(dǎo)致測試時間以及出錯概率的急劇增長。 如果使用軟件加硬件加速器仿真方式，雖然硬件仿真器運(yùn)行非?？?，但因?yàn)檫€會有大量模 擬計(jì)算或是激勵產(chǎn)生需要由軟件完成，所以整個仿真系統(tǒng)速度的提高有限，通常在數(shù)倍至 數(shù)十倍之間。然而，如果使用基于FPGA硬件仿真器來進(jìn)行仿真方式進(jìn)行驗(yàn)證，雖然可以實(shí) 現(xiàn)MHz級別的高速仿真，也可以同時支持軟件的實(shí)時運(yùn)行，但是，它卻有著一些明顯缺陷， 例如，缺乏與友好的人機(jī)交互界面和輸入輸出系統(tǒng)，不方便仿真激勵的輸入和響應(yīng)的收集， 只能支持RTL級的描述，不能對高層次的行為描述模塊進(jìn)行仿真；同時FPGA內(nèi)部的引腳信 號與寄存器的值不能直接觀察，對調(diào)試工作帶來了很大的不便。盡管如此，利用FPGA硬件 仿真器的高速性能，仍是提高驗(yàn)證效率的有效措施，因此，如何采用新的方法改善其缺點(diǎn)就 成了當(dāng)前芯片驗(yàn)證仿真領(lǐng)域面臨的主要問題。正是在這種背景下，基于FPGA的軟硬件協(xié)同 仿真的概念被提出。 該基于FPGA的軟硬件協(xié)同仿真系統(tǒng)的主要設(shè)計(jì)構(gòu)思是將功能復(fù)雜，需要大量計(jì) 算的硬件設(shè)計(jì)模塊下載到FPGA硬件平臺中進(jìn)行測試和驗(yàn)證，同時將設(shè)計(jì)的其他模塊部分 以及測試激勵信號產(chǎn)生模塊和響應(yīng)結(jié)果分析模塊設(shè)置在PC或工作站中，從而實(shí)現(xiàn)了軟、硬 件兩部分設(shè)計(jì)同時進(jìn)行。這樣不僅可以利用FPGA硬件平臺的高速性能來加速模塊的仿真， 而且同時由于與PC或工作站上的軟件仿真器結(jié)合工作，還克服了硬件平臺沒有良好人機(jī) 交互界面、無法方便快捷地觀測激勵和響應(yīng)等缺點(diǎn)，大大提高了仿真效率，縮短了設(shè)計(jì)、驗(yàn) 證時間以及產(chǎn)品投放市場的周期。 該基于FPGA的軟硬件協(xié)同仿真系統(tǒng)的主要工作流程如下 激勵輸入過程首先在軟件部分(PC或工作站上)生成測試向量，將這些測試向量 通過一定的轉(zhuǎn)換后由連接軟、硬件的底層物理通道傳送到硬件部分的FPGA仿真器的消息 接收模塊上，最后收發(fā)模塊將收到的信息進(jìn)行分析和恢復(fù)后，按照一定的時序?qū)⒓钶斎?到對應(yīng)的待測設(shè)計(jì)芯片(DUT)的輸入端口上，供DUT運(yùn)行使用；[0007] 響應(yīng)處理過程在激勵輸入后，DUT開始正常工作，其輸出端口輸出響應(yīng)信號，硬
件部分的消息收發(fā)模塊接收這些消息后，進(jìn)行一定的格式轉(zhuǎn)換后輸出給軟件部分。 現(xiàn)有的基于FPGA的軟硬件協(xié)同仿真方法，沒有專門的以太網(wǎng)接口 ，如果需要連接
以太網(wǎng)設(shè)備，則需要另外增加轉(zhuǎn)換器，而且測試激勵信號和結(jié)果分析也要用戶大量的參與
其中。不可避免地降低了仿真效率。
實(shí)用新型內(nèi)容針對以上現(xiàn)在仿真系統(tǒng)的不足，本實(shí)用新型的目的是提出了一種改進(jìn)的并且可以
擴(kuò)展的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)，提高了仿真的效率，縮短了產(chǎn)品研發(fā)周期。 為了達(dá)到上述目的，本實(shí)用新型采用了如下技術(shù)方案 —種基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)，包括包括網(wǎng)絡(luò)測試儀、設(shè)置于用戶PC 端中的軟件系統(tǒng)部分和對集成電路芯片進(jìn)行模擬的硬件系統(tǒng)部分，軟件系統(tǒng)部分包括網(wǎng)絡(luò) 測試儀的控制平臺以及嵌入式系統(tǒng)接口模塊，硬件系統(tǒng)部分包括CPU接口模塊、FPGA內(nèi)的 接口轉(zhuǎn)換邏輯模塊以及FPGA內(nèi)實(shí)現(xiàn)的虛擬待測試芯片，其特征在于，所述硬件系統(tǒng)還包括 網(wǎng)絡(luò)接口模塊，該網(wǎng)絡(luò)接口模塊可實(shí)現(xiàn)接口轉(zhuǎn)換邏輯模塊和網(wǎng)絡(luò)測試儀的控制平臺之間的 數(shù)據(jù)交互。 具體而言，所述軟件系統(tǒng)部分中還設(shè)置ShowForwarding(流程虛擬仿真)工具，該 工具可直接提取虛擬待測試芯片仿真結(jié)果，并與計(jì)算機(jī)軟件仿真結(jié)果進(jìn)行比較，進(jìn)而快速 定位設(shè)計(jì)與實(shí)現(xiàn)的不匹配之處。 所述網(wǎng)絡(luò)接口模塊上設(shè)置至少24個以太網(wǎng)接口。 所述網(wǎng)絡(luò)接口模塊還與至少一擴(kuò)展板連接，該擴(kuò)展板上設(shè)置48個以上的以太網(wǎng) 接口。 所述硬件系統(tǒng)設(shè)置于印刷電路板上，所述印刷電路板為三個以上，其彼此堆疊設(shè) 置，且各印刷電路板上均設(shè)置至少24個以太網(wǎng)接口 。 所述硬件系統(tǒng)中還設(shè)置FPGA調(diào)試工具，該FPGA調(diào)試工具可提取仿真系統(tǒng)中FPGA
邏輯運(yùn)行數(shù)據(jù)，從而定位問題。 本實(shí)用新型可取得如下有益效果 —、高速仿真，節(jié)省驗(yàn)證時間。該系統(tǒng)的仿真模塊是基于FPGA的全硬件環(huán)境，待測 芯片的所有功能和性能測試都能以FPGA的速度進(jìn)行仿真，大型的回歸測試也可以在短時 間內(nèi)完成，大大縮減了驗(yàn)證的時間。 二、全芯片全功能驗(yàn)證。該系統(tǒng)不僅可以仿真待測芯片的全部功能邏輯，更可以與 網(wǎng)絡(luò)測試儀和其他網(wǎng)絡(luò)設(shè)備進(jìn)行直接對接，把整個系統(tǒng)當(dāng)作實(shí)際的芯片連接到目標(biāo)應(yīng)用系 統(tǒng)中，在真實(shí)的應(yīng)用環(huán)境中驗(yàn)證芯片功能，從而也實(shí)現(xiàn)了軟件調(diào)試與芯片驗(yàn)證的同步，大大 縮短后期系統(tǒng)開發(fā)的時間。 三、支持多種類型芯片驗(yàn)證。該系統(tǒng)雖然對網(wǎng)絡(luò)交換芯片的仿真做了優(yōu)化設(shè)計(jì)，但 通過對硬件系統(tǒng)FPGA編寫不同的接口轉(zhuǎn)換(Shim)邏輯，可以實(shí)現(xiàn)相應(yīng)的功能轉(zhuǎn)換，配合軟 件部分的結(jié)果分析模塊可以實(shí)現(xiàn)對其他類型芯片的高速仿真。 四、良好的物理可擴(kuò)展性。單板可以提供24個10/100M網(wǎng)絡(luò)接口，通過附加擴(kuò)展 板，單板接口可以達(dá)到48個；最多可以實(shí)現(xiàn)三板堆疊，不僅擴(kuò)展了系統(tǒng)的容量，更可以使系 統(tǒng)對外接口擴(kuò)展至72個；單板上的FPGA可以用兼容封裝的更大容量的FPGA進(jìn)行替換，輕松實(shí)現(xiàn)系統(tǒng)仿真容量翻倍。 五、良好的調(diào)試工具。 a) ShowForwarding工具在其他的仿真系統(tǒng)中，軟件仿真的結(jié)果無法直接與芯片 仿真結(jié)果進(jìn)行比較，但在該仿真系統(tǒng)中，通過ShowForwarding工具，可以直接提取仿真系 統(tǒng)上芯片仿真的結(jié)果并與計(jì)算機(jī)軟件仿真的結(jié)果進(jìn)行比較，瞬間就可以定位設(shè)計(jì)與實(shí)現(xiàn)的 不匹配之處； b)FPGA調(diào)試工具可以提取仿真系統(tǒng)中FPGA邏輯運(yùn)行數(shù)據(jù)，以與RTL仿真同樣便 利的方式定位問題。

圖1為本實(shí)用新型實(shí)施例中基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)的結(jié)構(gòu)框圖。 圖2為本實(shí)用新型實(shí)施例中基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)中的硬件系統(tǒng) 結(jié)構(gòu)示意圖。 圖3為本實(shí)用新型實(shí)施例中基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)中的硬件系統(tǒng) 的接口轉(zhuǎn)換邏輯模塊的結(jié)構(gòu)示意圖。 圖4為本實(shí)用新型實(shí)施例中利用基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)進(jìn)行仿真 驗(yàn)證的步驟l的流程圖。 圖5為本實(shí)用新型實(shí)施例中利用基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)進(jìn)行仿真 驗(yàn)證的步驟2的流程圖。 圖6為本實(shí)用新型實(shí)施例中利用基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)進(jìn)行仿真 驗(yàn)證的步驟3的流程圖。
具體實(shí)施方式
以下結(jié)合附圖及具體實(shí)施方式
，對本實(shí)用新型的技術(shù)方案做進(jìn)一步闡述。 參考圖1，圖2和圖3，圖1顯示了本實(shí)用新型實(shí)施例中基于FPGA的軟硬件協(xié)同仿 真驗(yàn)證系統(tǒng)；圖2顯示了本實(shí)用新型實(shí)施例中基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)中的硬 件系統(tǒng)的結(jié)構(gòu)；圖3顯示了本實(shí)用新型實(shí)施例中基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)中的 硬件系統(tǒng)的接口轉(zhuǎn)換(Shim)的邏輯結(jié)構(gòu)。 如圖1和圖2所示，本實(shí)用新型的基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)包含兩個 部分軟件系統(tǒng)部分1和硬件系統(tǒng)部分2。軟件系統(tǒng)部分主要是指網(wǎng)絡(luò)測試儀的控制平臺、 嵌入式系統(tǒng)接口模塊、ShowForwarding調(diào)試工具，以及FPGA調(diào)試工具的軟件部分；硬件系 統(tǒng)部分主要包括CPU接口模塊21、網(wǎng)絡(luò)接口模塊22、 FPGA內(nèi)的Shim邏輯23以及FPGA內(nèi) 實(shí)現(xiàn)的虛擬芯片24。 如圖3所示，測試激勵信號由PC或工作站(其中包含軟件系統(tǒng)部分1)控制的網(wǎng) 絡(luò)測試儀3產(chǎn)生，通過網(wǎng)絡(luò)測試儀3與硬件系統(tǒng)部分2的網(wǎng)絡(luò)接口模塊22直接輸入到硬件 系統(tǒng)部分2，硬件系統(tǒng)部分2的網(wǎng)絡(luò)接口模塊22將測試儀3的測試激勵信號接收下來，通過 FPGA內(nèi)部的Shim邏輯23將其轉(zhuǎn)換到虛擬芯片24的工作頻率，虛擬芯片24就開始接收該 數(shù)據(jù)并進(jìn)行仿真運(yùn)算，最終的結(jié)果再通過Shim邏輯23轉(zhuǎn)換后發(fā)送給測試儀3，由測試儀3 和用戶PC進(jìn)行結(jié)果分析。[0036] 利用本實(shí)用新型的基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)進(jìn)行仿真驗(yàn)證的基本思 想是在硬件系統(tǒng)上實(shí)現(xiàn)一個與DUT邏輯功能完全等價的虛擬芯片，提供足夠多的10/100M 以太網(wǎng)接口 (單板24個，附加擴(kuò)展板后可以達(dá)到48個，三板堆疊更可以達(dá)到72個)，用以 匹配DUT網(wǎng)絡(luò)接口與外部測試儀或者其他網(wǎng)絡(luò)接口。這些接口可以直接與網(wǎng)絡(luò)測試儀或其 他網(wǎng)絡(luò)交換設(shè)備的以太網(wǎng)接口對接，不僅省去了接口轉(zhuǎn)換的麻煩，降低了仿真驗(yàn)證方案設(shè) 計(jì)的難度，提高了仿真性能，更可以把整個系統(tǒng)當(dāng)作實(shí)際的芯片連接到目標(biāo)應(yīng)用系統(tǒng)中，在 真實(shí)的應(yīng)用環(huán)境中驗(yàn)證芯片功能，從而大大提高了功能驗(yàn)證的完整性和有效性。其驗(yàn)證速 度可以達(dá)到數(shù)百千赫茲到幾兆赫茲。由于可以直接與網(wǎng)絡(luò)測試儀器對接，人機(jī)交互的工作 完全可以通過網(wǎng)絡(luò)測試儀來完成，不存在人機(jī)交互不友好的問題。同時，由于有了現(xiàn)成的應(yīng) 用平臺，用戶還可以在投片前即開始開發(fā)和調(diào)試軟件，進(jìn)行軟硬件聯(lián)合驗(yàn)證。 本實(shí)施例所述的仿真/驗(yàn)證過程主要包括三個步驟，具體的步驟參考圖4，圖5和 圖6。圖4顯示了本實(shí)用新型實(shí)施例中利用基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)進(jìn)行仿真 /驗(yàn)證的步驟1的流程；圖5顯示了本實(shí)用新型實(shí)施例中利用基于FPGA的軟硬件協(xié)同仿真 驗(yàn)證系統(tǒng)進(jìn)行仿真/驗(yàn)證的步驟2的流程；圖6顯示了本實(shí)施例中利用基于FPGA的軟硬件 協(xié)同仿真驗(yàn)證系統(tǒng)進(jìn)行仿真/驗(yàn)證的步驟3的流程。 步驟1 :軟件系統(tǒng)部分1控制產(chǎn)生輸入激勵。其處理流程如圖4所示。 按照測試要求定義測試激勵信號格式，編寫腳本語言，控制網(wǎng)絡(luò)測試儀3產(chǎn)生相
應(yīng)的測試激勵信號。測試激勵信號通過測試儀3的接口發(fā)送給硬件系統(tǒng)部分2上的網(wǎng)絡(luò)接
口模塊22。 步驟2 :硬件系統(tǒng)部分2接收激勵，并輸出響應(yīng)。其處理流程如圖5所示。 硬件系統(tǒng)部分2的網(wǎng)絡(luò)接口模塊22接收到測試儀3發(fā)送的測試激勵信號后，將數(shù) 據(jù)發(fā)送給FPGA。 FPGA內(nèi)的Shim邏輯23接收該數(shù)據(jù)，進(jìn)行相應(yīng)的速率匹配，最后將數(shù)據(jù)發(fā) 送給FPGA內(nèi)的待測芯片(DUT)。 DUT進(jìn)行相應(yīng)的仿真運(yùn)算，并把最終的結(jié)果再通過Shim邏 輯23返回給網(wǎng)絡(luò)測試儀3。 步驟3 :網(wǎng)絡(luò)測試儀3和軟件系統(tǒng)部分1接收并分析響應(yīng)，其處理流程如圖6所示。 硬件系統(tǒng)部分2的響應(yīng)結(jié)果由網(wǎng)絡(luò)接口模塊22發(fā)送給網(wǎng)絡(luò)測試儀3，測試儀結(jié)果 分析軟件對結(jié)果進(jìn)行分析，PC或工作站上的軟件系統(tǒng)部分1提取測試儀3的結(jié)果，進(jìn)行同 步和更進(jìn)一步的分析。根據(jù)最終的分析結(jié)果，軟件系統(tǒng)部分1決定下一步的測試目標(biāo)。 步驟4 :重復(fù)步驟1到步驟3，直至完成整個DUT的仿真/驗(yàn)證。 需要說明的是，本實(shí)施例的硬件系統(tǒng)部分2也提供了一個CPU的網(wǎng)絡(luò)接口 ，待測網(wǎng) 絡(luò)交換芯片的激勵和結(jié)果也可以由該接口直接與軟件系統(tǒng)部分1進(jìn)行傳輸。在處理較低速 率結(jié)果時，可以無需網(wǎng)絡(luò)測試儀的參與完成整個仿真。另外，如果待測芯片不是網(wǎng)絡(luò)交換芯 片，那么，只需對與測試激勵信號產(chǎn)生和結(jié)果分析相關(guān)的軟件部分進(jìn)行相應(yīng)的修改，就可以 進(jìn)行仿真和驗(yàn)證。 上述實(shí)施例僅為說明本實(shí)用新型的技術(shù)構(gòu)思及特點(diǎn)，其目的在于讓熟悉此項(xiàng)技術(shù) 的人士能夠了解本實(shí)用新型的內(nèi)容并據(jù)以實(shí)施，并不能以此限制本實(shí)用新型的保護(hù)范圍。 凡根據(jù)本實(shí)用新型精神實(shí)質(zhì)所作的等效變化或修飾，都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍之 內(nèi)。
權(quán)利要求一種基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)，包括網(wǎng)絡(luò)測試儀、設(shè)置于用戶PC端中的軟件系統(tǒng)部分和對集成電路芯片進(jìn)行模擬的硬件系統(tǒng)部分，軟件系統(tǒng)部分包括網(wǎng)絡(luò)測試儀的控制平臺以及嵌入式系統(tǒng)接口模塊，硬件系統(tǒng)部分包括CPU接口模塊、FPGA內(nèi)的接口轉(zhuǎn)換邏輯模塊以及FPGA內(nèi)實(shí)現(xiàn)的虛擬待測試芯片，其特征在于，所述硬件系統(tǒng)還包括網(wǎng)絡(luò)接口模塊，該網(wǎng)絡(luò)接口模塊可實(shí)現(xiàn)接口轉(zhuǎn)換邏輯模塊和網(wǎng)絡(luò)測試儀的控制平臺之間的數(shù)據(jù)交互。
2. 根據(jù)權(quán)利要求1所述的一種基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)，其特征在于，所 述網(wǎng)絡(luò)接口模塊上設(shè)置至少24個以太網(wǎng)接口。
3. 根據(jù)權(quán)利要求1或2所述的一種基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)，其特征在 于，所述網(wǎng)絡(luò)接口模塊還與至少一擴(kuò)展板連接，可以實(shí)現(xiàn)48個以上的以太網(wǎng)接口。
4. 根據(jù)權(quán)利要求1所述的一種基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)，其特征在于，所 述硬件系統(tǒng)設(shè)置于印刷電路板上，所述印刷電路板可最多三板堆疊設(shè)置，且各印刷電路板 上均提供24個以太網(wǎng)接口。
5. 根據(jù)權(quán)利要求1所述的一種基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)，其特征在于，所 述硬件系統(tǒng)中還設(shè)置FPGA調(diào)試工具。
專利摘要本實(shí)用新型涉及一種基于FPGA的軟硬件協(xié)同仿真驗(yàn)證系統(tǒng)。該系統(tǒng)包括網(wǎng)絡(luò)測試儀、設(shè)置于用戶PC端中的軟件系統(tǒng)部分和對集成電路芯片進(jìn)行模擬的硬件系統(tǒng)部分，軟件系統(tǒng)部分包括網(wǎng)絡(luò)測試儀的控制平臺和嵌入式系統(tǒng)接口模塊，硬件系統(tǒng)部分包括CPU接口模塊、FPGA內(nèi)的接口轉(zhuǎn)換邏輯模塊、FPGA內(nèi)實(shí)現(xiàn)的虛擬待測試芯片和網(wǎng)絡(luò)接口模塊，網(wǎng)絡(luò)接口模塊可實(shí)現(xiàn)接口轉(zhuǎn)換邏輯模塊和網(wǎng)絡(luò)測試儀的控制平臺之間的數(shù)據(jù)交互。本實(shí)用新型可進(jìn)行高速仿真，可大大節(jié)省驗(yàn)證時間，且可實(shí)現(xiàn)全芯片全功能驗(yàn)證，并可支持多種類型芯片驗(yàn)證，同時，本實(shí)用新型還具有良好的物理可擴(kuò)展性，并采用了良好調(diào)試工具，可進(jìn)一步提高仿真驗(yàn)證效率。
文檔編號H04L12/26GK201522707SQ200920006950
公開日2010年7月7日 申請日期2009年3月16日 優(yōu)先權(quán)日2009年3月16日
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