專利名稱：串行數(shù)據(jù)分析改進的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及串行數(shù)據(jù)分析，尤其涉及用于增加測試儀器中串行 分析的 靈活性和性能的方法。
背景技術(shù)：
諸如數(shù)據(jù)記錄和串行數(shù)據(jù)分組觸發(fā)之類特定串行數(shù)據(jù)應(yīng)用要求接收器具有
很低的誤比特率(BER)，甚至在存在具有比現(xiàn)有(off-the-shelf)組件所容許的 更差的噪聲特性的輸入信號的情況下。串行數(shù)據(jù)測試儀器或者為了最大性能而
1 于定制設(shè)計的專用集成電路(ASIC)，或者為了靈活性而 于現(xiàn)有串行器 /解串器(SERDES)和/^J見場可編程門陣列(FPGA)。
ASIC會,被設(shè)計鵬噪聲耐量和操作被方面獲得優(yōu)異性能。然而，ASIC 缺乏靈活性，因為不能預(yù)見每個可能的需求。當市場變化時，流行的串行數(shù)據(jù) 協(xié)議也發(fā)生變化。設(shè)計ASIC以足讓這些變化需要內(nèi)建更多的特征，這增加了組 件成本、設(shè)計時間、功率要求和編程，度。即4數(shù)卩樣，可用的支持量限于構(gòu)
田 超o
一種靈活的現(xiàn)有方案使用連接到FPGA的現(xiàn)有SERDES或具有內(nèi)建 SERDES的FPGA。FPGA可以被預(yù)編程以實施飾蟲發(fā)功能或記錄測試儀器所需 的娜。然而性能只限于SERDES制造商的能力和設(shè)計目標，這經(jīng)常采用功能 數(shù)據(jù)鏈路以滿足誤比特率規(guī)范。由于需要測試儀器在其中不知道 鏈路起作 用或已知其功能紊亂(dysfonctional)的環(huán)境中工作，所以現(xiàn)有組件不育統(tǒng)軍決通 用測量儀器的需求。
先前設(shè)計包括將ASIC與現(xiàn)有SERDES結(jié)合，其中ASIC為SERDES或FPGA 提供參考時鐘。這些系統(tǒng)仍限于(i)它們僅能夠支持SERDES所容許的協(xié)議；(ii) 它們受限于SERDES所支持的最大信^I率；和(iii)如果不由ASIC對數(shù)據(jù)進行 重新定時(retime)以去除定時噪聲，則它們受限于SERDES的噪聲性能，所述 噪聲性能可能并不滿足測試儀器所期望的目標。所期望的是在不考慮數(shù)據(jù)比特率、包含于串行數(shù)據(jù)中的通信協(xié)議或編碼方 案的情況下改逝則試儀器中串行娜分析的性能和靈活性的方法。

發(fā)明內(nèi)容
因此，本發(fā)明提供獨立于數(shù)據(jù)比特率、包含于串行數(shù)據(jù)中的通信協(xié)議或編 碼方案而提供對測試儀器中串行數(shù)據(jù)分析盼性能和靈活性的改進。串行數(shù)據(jù)被
輸入到發(fā)射機部分，在其中串行數(shù)據(jù)被解復(fù)用(demultiplex)成多個多比特道 (lane)，例如就N個道中每個道而言有n比特。N個道然后被編碼成字符 (character),經(jīng)編碼的N個道中^h道有m比特，其中m〉n。 4頓比特填充(bit stuffing)來調(diào)整 速率和/或插入限定器(quaJifier)。經(jīng)±真充、編碼的N個道 然后被復(fù)用(multiplex)成N個串4瑰，其iA^I寸機部分輸出，以用于以就接 收機部分而言最優(yōu)的速率輸入至贖收機部分。在接收機部分中，N個道被解串、 解碼并輸入字識別器以生^ft蟲發(fā)事fH言號。
當結(jié)合所附權(quán)利要求和附圖閱讀以下詳細描述時，本發(fā)明的目的、優(yōu)點以 及其它新穎特征^^很明顯。


圖1是根據(jù)本發(fā)明的測試儀器的輸入部分的框圖2是根據(jù)本發(fā)明的測試儀器的輸入部分的更加詳細、特定的框圖3是圖示出根據(jù)本發(fā)明使用限定器的示圖。
具體實施例方式
下述方法不考慮比特率、包含于串行數(shù)據(jù)中的通信協(xié)議或編碼方案的情況 下將串行數(shù)據(jù)解復(fù)用成多個多比特道或多個串行數(shù)據(jù)路徑。例如，2.5 Gb/s PCI-Express (快速)8bl0b串行數(shù)據(jù)可以被接收機解復(fù)用成多個較低速度串行 道以用于最終解釋。相同的電路可以被應(yīng)用于10 Gb/s以太網(wǎng)64b/66b串行 或12.5 Gb/s非標準PRBS 流。
現(xiàn)在參考圖1，其中示出了用于艦測試儀器中串行M分析盼性能和靈 活性的系統(tǒng)的框圖。如本領(lǐng)fe，萬公知的那樣，串行 信號由測試儀器的時鐘/ 數(shù)據(jù)恢復(fù)(CDR)電路接收以提供重新定時的串行數(shù)據(jù)信號和信號時鐘。重新定時的串行數(shù)據(jù)和時鐘信號，或可替換地分頻(divide)成信號時鐘的外部系統(tǒng) 時鐘被輸入到測試儀器的劃寸機部分10，在其中其被解飾成N個串行數(shù)據(jù)流。 N個串行數(shù)據(jù)流以就接收機部分而言最優(yōu)的速率范圍內(nèi)的速率輸入到常規(guī)接收 機部分20。接收機部分20然后輸出觸發(fā)事件信號以便由測試儀器獲得串行 信號。
如所示，重新定時的串行M信號被輸入到由信號時鐘計時(clock)的解 復(fù)用器(demultiplexer) 12，以提供nxN個串行M路徑，其中在每個路徑中數(shù) 據(jù)速率是信號時鐘率的1/(nxN)倍。nxN個串行數(shù)據(jù)路徑被輸入到諸如8b/10b編 碼器之類的編碼器14， ME輸出處提供mxN個編碼串行i^路徑，其中m〉n。 比特緩沖器16接收mxN個編碼串行 路徑并向編碼串行 路徑插入附加 信息或復(fù)制比特以調(diào)整至嗍望時鐘速率和/或插入觸發(fā)限定器。所得到的經(jīng)填充 的mxN個編碼串行 路徑被輸入至'懶出復(fù)用器(multiplexer) 18，其用作串 行器以產(chǎn)生就接收機部分20而言最優(yōu)的數(shù)據(jù)速率范圍內(nèi)的時鐘速率的N個串行 娜流。
接收機部分20是包括SERDES 22的常規(guī)接收機，其將N個串行數(shù)據(jù)路徑 轉(zhuǎn)化成經(jīng)編碼的mxKxN個串行數(shù)據(jù)路徑，其繼而被輸入到解碼器24以產(chǎn)生 nxKxN個串行數(shù)據(jù)路徑。解碼器24的輸出被輸入至俘識別器26，所述字識別 器根據(jù)nxKxN個串行數(shù)據(jù)路徑來產(chǎn)生觸發(fā)事件。換句話說，接收機部分20以 并行方式恢復(fù)原始串行數(shù)據(jù)。
皿機10可以被實施為ASIC，以便在噪聲耐量和操作速度方面提fm異 性能，而接收機部分20可以用現(xiàn)有SERDES禾口/或FPGA組件來實施以提供所 期望的靈活性。
圖2提供了具有典型時鐘速率的本發(fā)明的更加詳細的實施方式。串行 信號被輸入到時鐘和數(shù)據(jù)恢復(fù)電路30，其繼而輸出重新定時的數(shù)據(jù)，RDat和恢 復(fù)的時鐘，RCIk?？商鎿Q地，RClk可以是外部壓控振蕩器(VCO)時鐘或系統(tǒng) 時鐘的分頻版本。在所述實施方式中，RDat被RClk劃分到一系列四個16次分 頻(divide by 16)解復(fù)用器32。在本示例中，ROk的時鐘速率為12.5 GHz。 16 次分頻解飾器32均提供16比特并行輸出至湘應(yīng)的D翻蟲發(fā)器(flip-flop) 34 的集合。D翻蟲發(fā)器34通過RClk分頻jfe本被同時計時，在本示例中從64次分 頻電路36輸出以產(chǎn)生195.3125 MHz時鐘。結(jié)果是RDat被轉(zhuǎn)移到先進先出(FIFO)緩沖器存儲器38作為64比特數(shù)據(jù)或64(nxN)個串行數(shù)據(jù)路徑。 一對除 法器40、 42提供一對等于RClk/6和RClk/60的時鐘，RClk/60是M編碼器時 鐘，DEClk。使用RClk/60從FIFO 38輸出64比特并行數(shù)據(jù)，在本示例中是208.3 MHz，即比FIFO輸入時鐘速率195.3125 MHz更高的時鐘速率。FIFO 38的輸 出被輸入到由信道結(jié)合(bonding)控制邏輯電路46所控律啲糊器44。由于 FIFO 38的較高輸出時鐘速率，信道結(jié)合控制電路46通過復(fù)用器44周斯性船甬 入64比特字到FIFO輸出流中，否貝i將出現(xiàn)空字。64比特字可以是提供至U信道 結(jié)合控制邏輯電路46的觸發(fā)限定^或填充數(shù)據(jù)流的偽隨機字。所得到的64 比特 流然后被輸入到 編碼器50，例如所示的8b/10b編碼器。8b/10b編 碼所需的開銷是xl，25加上信道結(jié)合的一定飛肖。此處輸出順入比率為4/3。因 此，編碼器50為齡道上的15個字符輸出10比特結(jié)合圖案(pattem)。結(jié)合圖
案的開銷為
(n+l)/n=64/60 n=l/(64/60-l)=l/(4/60)=15
因llW于^h道，從編碼器50輸出15個10比特字符，繼之以一個10比
特結(jié)合圖案。
在本例中，編碼器50的輸出是80比特并行數(shù)據(jù)流，g八道10比特字符， 其被以DEClk速率輸入相應(yīng)的鎖存器并以RClk/6 (6次分頻)速率時鐘串行輸 出。時鐘狀態(tài)機48提供RClk/6到鎖存器52以使得N個串行數(shù)據(jù)流彼此被正確 地計時。這產(chǎn)生用于輸入到接收機部分20的八道串行翻。因此，串行輸入信 號被解復(fù)用成基本上八道8比特數(shù)據(jù)，其然后被編碼成八道10比特字符。旨 道被串行化以產(chǎn)生接收機部分20的八道串行 ，即，N=8。來自發(fā)射機10 的八道串行數(shù)據(jù)的 速率被配置為私就接收機部分20的SERDES 22而言的
最^; ^1率范圍內(nèi)。
對于劍氐娜速率的串行 ，艮P，具有比就接收器SERDES22而言最優(yōu) 的速率更低速率的串行數(shù)據(jù)，外部或系統(tǒng)時鐘可以被用作RClk以將串行數(shù)據(jù)過 采樣為期望道數(shù)。在以與接收機SERDES 22相兼容的 速率將數(shù)據(jù)傳送到接 收機部分20之前對 進4，軍復(fù)用、編碼和串行化。
結(jié)果，在輸入端具有發(fā)射m/接收機組合的測試儀器不依賴于任何數(shù)據(jù)速 率、編碼標準或通信協(xié)議。解復(fù)用器12所接收的任何M在不進行改變^t軍釋盼瞎況下以接收機部分所支持的任何娜速率艦多個道傳至嗾收機部分20。
操作模式所需的任何特定功能可以在包括接收機SERDES 22和處理器或FPGA 的靈活體系結(jié)構(gòu)中實現(xiàn)。對FPGA或其它現(xiàn)有接收機組件的要求是很松的，這 是因為接收機部分20可以以比原始 速率(對高速串行數(shù)據(jù)而言)低得多的 速率在多個通道上接收數(shù)據(jù)，其可以從數(shù)據(jù)源接收具有遠遠超出接收器性能規(guī) 范的原始抖動內(nèi)容的數(shù)據(jù)，并且其可以以比原始數(shù)據(jù)速率快得多的速率在多個 通道上異步地(未示出)接收數(shù)據(jù)以支持比接收機本來支持的速率更低的數(shù)據(jù) 速率。
此外，上述技術(shù)允許對多個通道進行異步采樣，其中信道的信息內(nèi)容正好
低于 編碼器14的尼奎斯特頻率。這允許支持低速串行協(xié)議，例如nc (內(nèi)
部集成電路)和SPI (串行外圍接口)。接收m3g輯可以被重新配置以掃描采樣
數(shù)據(jù)，以尋找推斷數(shù)據(jù)流內(nèi)容的邊沿。
比特填充電路16具有多種用途。對于信皿合而言需要比特填充一不同道 之間的時間對準可以利用特殊信道結(jié)合字符而得知，例如在Virtex4系列FPGA 的Xilinx織表中所描述的那樣。比特±真充可以被用來將輸出數(shù)據(jù)速率保持在 設(shè)計界限內(nèi)。例如，如miSA娜的速率低于SERDES22育詢多支持的速率，則 額外比特可以被注入數(shù)據(jù)流以使得SERDES的 速率在設(shè)計界限內(nèi)。比特填 充提供使用特殊字符實時地向接收機部分20傳送信息的能力。
對于觸發(fā)系統(tǒng)，可以使用限定信號(quaJification signal) ^ii通(gate)進 入的串行數(shù)據(jù)，以使得當否認(deassert)限定器時，比特填充器插入特殊限定 器字符。當限定器隨后聲明(assert)另一特殊限定^符插入時，接收機部分 20然后處理解復(fù)用的數(shù)據(jù)。接收機部分20然后可以以某種方式接收Mf機ASIC 所限定的串行數(shù)據(jù)流。如圖3所示，用戶可能想觸發(fā)"A"串行數(shù)據(jù)字，但僅當限 定信號是'富'。觸發(fā)系統(tǒng)可以f頓比特填充電路16彩菌入被接收機部分20解 釋為非限定(NQ)字符的第一專門識別的控制字符。比特填充電路16插入第 二專門識別的控制字符以聲明限定信號，然后分析從Mt機部分10到接收機部 分20的多個道以根據(jù)字識另腿輯26產(chǎn)生觸發(fā)事件。
只要接收機部分20支持協(xié)議，刻寸機10中的8b/10b 編碼器14可以 被諸如64b/66b或SONET擾頻器(scramber)之類的任意數(shù)量的其它編碼制戈 替。如上所指示的，接收機部分20可以是FPGA或SERDES/FPGA組件對內(nèi)的SERDES 22。
因此，本發(fā)明通過將串行數(shù)據(jù)信號解復(fù)用到多道多比特數(shù)據(jù)，對多道多比
特數(shù)據(jù)進行編碼以形成編碼數(shù)據(jù)流，對經(jīng)編碼的M流進行比特填充以根據(jù)需 要獲得期望 速率和/或包括限定器，然后以接收機所支持的速率對多個多比 特道中每一個進行串行化以用于分析串行數(shù)據(jù)，從而提供了對串行數(shù)據(jù)分析的 性能和靈活性的改進。
權(quán)利要求
1. 一種處理串行數(shù)據(jù)的設(shè)備，包括發(fā)射機部分，以串行數(shù)據(jù)作為輸入并且以期望數(shù)據(jù)速率的N個串行數(shù)據(jù)路徑作為輸出；接收機部分，以N個串行數(shù)據(jù)路徑作為輸入并且以串行數(shù)據(jù)的觸發(fā)事件作為輸出。
2. 根據(jù)禾又利要求1所述的設(shè)備，其中所述，機部分包括角早復(fù)用器，以串行i^作為輸入并且4OT高速時鐘信號產(chǎn)生nxN個f^路 徑作為輸出；編碼器，以nxN個數(shù)據(jù)路徑作為輸入以產(chǎn)生mxN個編碼 路徑，其中 m〉n;用于將附加 填充在mxN個編碼數(shù)據(jù)路徑中以產(chǎn)生mxN個填充數(shù)據(jù)路 徑的裝置；以及飾器，以mxN個填充翻路徑作為輸入并且以期望繊速率的N個串行 路徑作為輸出。
3. 根據(jù)權(quán)利要求2所述的設(shè)備，其中高速時鐘信號從串行繊得到。
4. 根據(jù)權(quán)利要求2所述的設(shè)備，其中高速時鐘信號/"卜部時鐘得到。
5. 根據(jù)權(quán)利要求2所述的設(shè)備，其中附加繊包撤蟲發(fā)限定器。
6. 根據(jù)權(quán)利要求2所述的設(shè)備，其中填充裝置包括緩沖器，以從高速時鐘信號得到的第一時鐘速率的nxN個數(shù)據(jù)路徑作為輸 入，瓶供從高速時鐘信號得到的第二時鐘速率的nxN個娜路徑作為輸出， 第二時鐘速率比第一時鐘^I率更快；插入糊器，具有第一輸AI嗨二輸入，所述第一輸入被耦合到緩沖器的 輸出以用來接收nxN個 路徑，所述第二輸入被耦合以接收結(jié)合字符作為附 加 ;禾口邏輯控制電路，以第二時鐘率作為輸入，提供結(jié)合字符作為輸出，所， 輯控制電路進一步提供控制信號到所M入飾器以將結(jié)合字符插入到nxN個 路徑中，以使得編碼器產(chǎn)生mxN個填充數(shù)據(jù)路徑。
7. —種處理串行數(shù)據(jù)的方法，包括以下步驟將串行數(shù)據(jù)轉(zhuǎn)換為期望 速率的多個串行 路徑；以及 處理多個串行數(shù)據(jù)路徑以輸出串行數(shù)據(jù)的觸發(fā)事件。
8. 根據(jù)權(quán)利要求7所述的方法，其中轉(zhuǎn)換步驟包括以下步驟4頓高速時鐘信號將串行繊解復(fù)用到nxN個娜路徑中； 將nxN個數(shù)據(jù)路徑編碼成mxN個編碼 路徑，其中m>n; 將附加數(shù)據(jù)填充到mxN個編碼數(shù)據(jù)路徑中以產(chǎn)生mxN個填充數(shù)據(jù)路徑；以及對mxN個填充數(shù)據(jù)路徑進行復(fù)用以輸出期望f^速率的多個串行數(shù)據(jù)路徑。
9. 根據(jù)權(quán)利要求8所述的方法，其中高速時鐘信號從串行翻得到。
10. 根據(jù)權(quán)利要求8所述的方法，其中高速時鐘信號/妨卜部時鐘得到。
11. 根據(jù)權(quán)利要求8所述的方法，其中附加翻包撤蟲發(fā)限定器。
12. 根據(jù)權(quán)利要求8所述的方法，其中填充步驟包括以下步驟 緩沖從高速時鐘信號得到的第一時鐘速率的nxN個 路徑，以提供從高速時鐘信號得至啲第二時鐘速率的nxN個翻路徑，第二時鐘速率比第一時鐘 速率更快；以及將結(jié)合字符作為附加數(shù)據(jù)插入到M;緩沖步驟產(chǎn)生的nxN個數(shù)據(jù)路徑中， 以使得mxN個填充 路徑處于期望 速率。
全文摘要
一種用于改進測試儀器中串行數(shù)據(jù)分析的性能和靈活性的方法，所述方法獨立于數(shù)據(jù)比特率、包含于串行數(shù)據(jù)中的通信協(xié)議或編碼方案。串行數(shù)據(jù)被輸入到發(fā)射機部分，其中串行數(shù)據(jù)被解復(fù)用為多個多比特道，例如就N個道中每一個而言有n比特。N個道然后被編碼成字符，經(jīng)編碼的N個道的每個道具有m比特，其中m＞n。使用比特填充來調(diào)整數(shù)據(jù)速率和/或插入限定器。經(jīng)填充、編碼的N個道然后被復(fù)用成N個串行道，其從發(fā)射機部分輸出，并以就接收機部分而言最優(yōu)的數(shù)據(jù)速率輸入到接收機部分。在接收機部分，N個道被解串、解碼并輸入到字識別器以產(chǎn)生觸發(fā)事件信號。
文檔編號H04L12/26GK101420429SQ200810179980
公開日2009年4月29日 申請日期2008年10月24日 優(yōu)先權(quán)日2007年10月26日
發(fā)明者D·G·克尼林, D·L·凱利, K·R·克林曼, P·A·史密斯, Q·T·特蘭, S·A·哈扎 申請人:特克特朗尼克公司