專利名稱：哈達(dá)馬德(Hadamard)反變換轉(zhuǎn)換器和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于圖像數(shù)據(jù)的編碼/解碼技術(shù)，且更明確地說，涉及一種在(例如)
AVC/H.264解碼器中使用的哈達(dá)馬德反變換轉(zhuǎn)換器和系統(tǒng)。
背景技術(shù)：
圖像通常含有大量的信息。為了節(jié)約存儲空間和供傳輸?shù)膸挘?dāng)存儲或傳輸圖像 時，使用高度有效編碼來對圖像數(shù)據(jù)進(jìn)行編碼。舉例來說，在許多壓縮技術(shù)中，圖像數(shù) 據(jù)經(jīng)受離散余弦變換(DCT)而成為每個區(qū)塊的DCT系數(shù)。
哈達(dá)馬德變換是與此DCT變換相關(guān)聯(lián)的過程，或用于變換圖像數(shù)據(jù)的過程。哈達(dá)馬 德變換是與由元素"1"或組成的變換矩陣正交的變換，所述變換矩陣是僅由加法 和減法表示的最簡單的一者。
哈達(dá)馬德矩陣&是具有元素+1和-1的對稱JXJ矩陣。二次哈達(dá)馬德矩陣由以下等 式給出
1 1
1 一l
而且，四次哈達(dá)馬德矩陣由以下等式給出:
仏=
1111 1 一l1 一l 11一l _1 1 —1 一l 1
上述哈達(dá)馬德矩陣被稱為自然類型，其中基向量不按序布置。因此，如果基向量的 排列重復(fù)，以便將將第二行中的基向量移位到第四行，那么如下獲得沃爾什型哈達(dá)馬德
矩陣(Walsh type Hadamard matrix),其中基向量按序布置。1111 1 1-1 一l 1 —1 一l 1 1 一l1 _1
用,
具有除2的乘方之外的次的哈達(dá)馬德矩陣確實存在，但它們不在圖像處理中廣泛使
容易將哈達(dá)馬德逆矩陣計算為
<=、
因此，哈達(dá)馬德變換由以下等式給出 F=HM^W;且其逆也由以下等式給出:
實際上，編碼側(cè)通常具有更多的可用于處理圖像數(shù)據(jù)(例如執(zhí)行哈達(dá)馬德變換)的 可用資源。然而，對于解碼側(cè)，尤其一些低端應(yīng)用(例如可移動視頻播放器、移動電話 等)，可使用的資源非常有限，且因此如何可執(zhí)行哈達(dá)馬德反變換變成一個重要的問題。
如果在解碼側(cè)，哈達(dá)馬德反變換(IHT)由軟件執(zhí)行，那么解碼裝置的處理器負(fù)擔(dān)和 存儲器使用率將增加，且性能將大大降級。目前，存在一些例如針對高級視頻編碼(AVC) 標(biāo)準(zhǔn)(也稱為H.264)的標(biāo)準(zhǔn)實施為IHT轉(zhuǎn)換器的硬件設(shè)備。然而，通過具有很多加法 器和寄存器來在芯片中實現(xiàn)IHT轉(zhuǎn)換，這將導(dǎo)致芯片的面積增大，且因此成本增加。
因此，需要一種可在成本與性能之間實現(xiàn)良好平衡的IHT裝置。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明的實施例提供哈達(dá)馬德反變換轉(zhuǎn)換器，其包括第一寄 存器組，用于接收輸入到IHT轉(zhuǎn)換器的系數(shù)；第一加法器，用于使存儲在所述第一寄存 器組中的選定系數(shù)相加；第二寄存器組，用于接收來自所述第一加法器的結(jié)果；以及第 二加法器，用于使存儲在所述第二寄存器組中的選定結(jié)果相加。
6本發(fā)明的另一實施例提供哈達(dá)馬德反變換轉(zhuǎn)換器，其包括第一寄存器組；第一加法 器；第一多路復(fù)用器，用于將存儲在所述第一寄存器組中的選定值輸入到所述第一加法 器；第二寄存器組，其耦合到所述第一加法器；第二加法器；以及第二多路復(fù)用器，用 于將存儲在所述第二寄存器組中的選定值輸入到所述第二加法器中。
本發(fā)明的另一實施例提供哈達(dá)馬德反變換轉(zhuǎn)換器系統(tǒng)，其包括SRAM;以及IHT轉(zhuǎn) 換器，所述IHT轉(zhuǎn)換器包括第一寄存器組，用于接收輸入到所述IHT轉(zhuǎn)換器的系數(shù)； 第一加法器，用于使存儲在所述第一寄存器組中的選定系數(shù)相加；第二寄存器組，用于 接收來自所述第一加法器的結(jié)果；以及第二加法器，用于使存儲在所述第二組寄存器中 的選定結(jié)果相加；其中IHT轉(zhuǎn)換的輸入經(jīng)由讀取通道耦合到SRAM;且IHT轉(zhuǎn)換器的輸 出經(jīng)由寫入通道耦合到SRAM。


在附圖中，以實例的方式而不是以限制的方式來說明本發(fā)明的實施例，在附圖中，
相同參考標(biāo)號指代相同元件，且在附圖中 圖1說明哈達(dá)馬德反變換的實例； 圖2說明根據(jù)本發(fā)明一個實施例的IHT轉(zhuǎn)換器； 圖3說明圖2的IHT轉(zhuǎn)換器的工作管線； 圖4說明根據(jù)本發(fā)明另一實施例的IHT轉(zhuǎn)換器； 圖5a和圖5b說明AVC/H.264標(biāo)準(zhǔn)下的哈達(dá)馬德反變換； 圖6說明根據(jù)本發(fā)明一個實施例的哈達(dá)馬德反變換轉(zhuǎn)換器系統(tǒng)； 圖7a和圖7b說明幀內(nèi)16X16 DC系數(shù)的雙通過IHT轉(zhuǎn)換輸入的實例； 圖8說明根據(jù)本發(fā)明一個實施例的IHT轉(zhuǎn)換系統(tǒng)的SRAM的存儲狀態(tài)； 圖9a和圖9b說明色度DC系數(shù)(Chroma DC coefficient)的雙通過IHT轉(zhuǎn)換輸入的
實例；
圖10說明根據(jù)本發(fā)明一個實施例的IHT轉(zhuǎn)換系統(tǒng)的SRAM的存儲狀態(tài)； 圖11說明根據(jù)本發(fā)明一個實施例的哈達(dá)馬德反變換(IHT)方法的流程圖。
具體實施例方式
現(xiàn)將詳細(xì)參考本發(fā)明的優(yōu)選實施例，其實例在附圖中說明。雖然將結(jié)合優(yōu)選實施例 來描述本發(fā)明，但將了解，不希望優(yōu)選實施例限制本發(fā)明。相反，希望本發(fā)明涵蓋改變、 修改和均等物，其可包含在如由所附權(quán)利要求書所界定的本發(fā)明的精神和范圍內(nèi)。此外， 在本發(fā)明實施例的以下詳細(xì)描述內(nèi)容中，陳述大量具體細(xì)節(jié)，以便提供對本發(fā)明的全面理解。然而，所屬領(lǐng)域的技術(shù)人員將認(rèn)識到，可在無這些具體細(xì)節(jié)的情況下實踐本發(fā)明。 在其它情況下，未詳細(xì)描述眾所周知的方法、程序、組件和電路，以便不會不必要地混 淆本發(fā)明實施例的各個方面。
用程序、步驟、邏輯區(qū)塊、處理和對計算機存儲器內(nèi)的數(shù)據(jù)位進(jìn)行的操作的其它符 號表示來呈現(xiàn)以下詳細(xì)描述內(nèi)容的一些部分。這些描述內(nèi)容和表示是數(shù)據(jù)處理領(lǐng)域中的 技術(shù)人員用來最有效地將其工作的本質(zhì)傳達(dá)給所屬領(lǐng)域的其它技術(shù)人員的工具。本文論 述計算機執(zhí)行的步驟、邏輯區(qū)塊、過程等的程序，且通常將其構(gòu)想成導(dǎo)致所需結(jié)果的步 驟或指令的自相容序列。所述步驟是需要物理操縱物理量的那些步驟。通常，盡管不是 一定的，這些量采取能夠被存儲、轉(zhuǎn)移、組合、比較和以其它方式在計算機系統(tǒng)中操縱 的電或磁信號的形式。主要因為常見使用的緣故，將這些信號稱為位、值、元素、符號、 字符、項、編號或類似物己經(jīng)屢次被證明是便利的。
圖1說明哈達(dá)馬德反變換的實例。倘若pl5， p14,…，pO是要針對IHT轉(zhuǎn)換器而計 算的系數(shù)，那么zl5， z14，…，z0是來自IHT轉(zhuǎn)換器的輸出結(jié)果。
在圖1中，應(yīng)注意，提供4X4系數(shù)矩陣P來進(jìn)行解碼，因為在AVC/H.264中，需 要哈達(dá)馬德變換來壓縮幀內(nèi)—16X16 DC (對于Y，是4X4)和色度DC (對于Cr和Cb 兩者，是2X2)系數(shù)。
H.264是新的高級視頻壓縮編碼方案，其正成為消費電子產(chǎn)品和個人計算機的世界范 圍內(nèi)的數(shù)字視頻標(biāo)準(zhǔn)。H.264中的宏塊對結(jié)構(gòu)允許字段模式下的16X16區(qū)塊大小，這意 味著與先前圖像編碼/解碼標(biāo)準(zhǔn)相比，H.264具有更好的性能。H.264在壓縮性能方面具有 較大改進(jìn)，且針對同一圖像質(zhì)量，編碼速率可減少到一半或甚至更少。
哈達(dá)馬德反變換對AVC/H.264解碼器來說是不可缺少的。然而，本發(fā)明的應(yīng)用不限 于AVC/H.264。所屬領(lǐng)域的技術(shù)人員應(yīng)知道，可針對涉及哈達(dá)馬德變換的任何其它標(biāo)準(zhǔn) 來使用本發(fā)明。
哈達(dá)馬德反變換可如下分解f/=/f*P*H'=H*(H*P'),
—p0plp2p-31 「11 11. p4p5p6p711匿l匿l p8p9plOp11 1-1-1 1 _pl2pl3pl4pl5」卜-1 l匿l —11 1 l"] 「p0p4p8p12 — 11-1-1 plp5p9p13 1-1-1 1 p2p6pl0p14 1-1 1-1」|_p3p7pllpl5—
—11 11—
11 -1-1
1-1-11
-1-1 1-1-
—11 11—
11-1-1
1-1-11
l-l 1-1
—11 1 1_
1 1 -1-1*
1-l-l 1
—1-1 1-1-
.(pOfp2)+(pl+p3) (p4+p6H(p5+p7) (p&fplO)Kp9fp11) (pl2+pl4)f(pl3^pl5)-(pO~p2)"(pl—p3) (p乒p6)"(p5-p7) (p8"pl0h(p9—pll) (pl2—pl4卜(pl3"p15) .(pOfp2Hpl+p3) (p4+p6)—(p5+p7) (p8+plOHp9+p11) (pl2+pl4Hpl3fp15)—
倘若yl5, y14，， y0是用于實現(xiàn)哈達(dá)馬德反變換的中間變量，那么證明哈達(dá)馬德 反變換可分解成以下等式
yo=pO+ p2y8 =p8 + plO
yi=pO-p2y9 =p8 —plO
y2=pl-p3ylO=p9 + pll
y3=pl+ p3yll=p9 — pll
y4=p4+ p6yi2=pl2 + pl4
y5=p4-p6yl3=pl2-pl4
y6=p5-P7yl4=pl3 + pl5
y7=p5+ P7yl5=pl3 +pl5
z0=y0"3z8 =y8 + yll
zl=yl"2z9 =y9 + y10
z2=yi-y2z10=y9 —y10
z3=y0-y3zll=y8 —yll
z4=y4"7z12=y12 + y15
z5=y5+ y6z13=yl3 + yl4
z6=y5-y6z14=yl3 — yl4
z7—二 y4-y7z15=yl2-yl5
如圖1中所示，將系數(shù)矩陣P轉(zhuǎn)換Y轉(zhuǎn)換成哈達(dá)馬德反變換的結(jié)果的矩陣Z。
圖2說明根據(jù)本發(fā)明一個實施例的用于實施上述算法的IHT轉(zhuǎn)換器。如圖2中所示，
9轉(zhuǎn)換器中僅包含兩個加法器和八個寄存器。
此實施例的IHT轉(zhuǎn)換器具有一組寄存器RO， Rl和R2，其用于接收輸入到IHT轉(zhuǎn)換 器中的系數(shù)。寄存器RO的輸入用于接收輸入的系數(shù)，且寄存器RO的輸出耦合到寄存器 Rl和多路復(fù)用器MuxO。寄存器Rl的輸出耦合到寄存器R2和加法器AddO。寄存器R2 的輸出耦合到多路復(fù)用器MuxO。而且，多路復(fù)用器MuxO的輸出耦合到加法器AddO。
此實施例的IHT轉(zhuǎn)換器還具有另一組寄存器R3, R4， R5和R6。加法器AddO的輸 出通過選擇電路Muxes耦合到寄存器R3， R4， R5和R6的輸入。寄存器R3、 R4、 R5 和R6的輸出耦合到多路復(fù)用器Muxl。多路復(fù)用器Muxl具有兩個輸出，且所述兩個輸 出都耦合到加法器Addl的輸入。加法器Addl的結(jié)果輸出到寄存器R7。
圖3說明圖2的IHT轉(zhuǎn)換器的工作管線。根據(jù)圖3中所述的工作管線來詳細(xì)描述如 圖2所示的IHT轉(zhuǎn)換器的工作過程。
循序地將系數(shù)p0、 p2、 pl、 p3、 p4、 p6、 p5、 p7…輸入到寄存器R0中，每循環(huán)輸 入一個系數(shù)，如圖3的第一行中所示。在一個循環(huán)之后，將RO的輸出饋送到寄存器RI 中，且隨后將寄存器R1的輸出饋送到寄存器R2中。因此，寄存器R1和R2的每個輸出 都與寄存器RO的輸出相同，只是分別推遲了一個和兩個循環(huán)，如圖3中所示。
將寄存器R0和R2的輸出饋送到多路復(fù)用器Mux0中，多路復(fù)用器Mux0 (例如) 視循環(huán)而定，選擇性地輸出寄存器R0或R2的輸出。在寄存器Rl和多路復(fù)用器Mux0 的輸出由加法器Add0相加之后，產(chǎn)生中間變量y0、 yl、 y3、 y2、 y4、 y5、 y7、 y6…。
在通過選擇電路Muxes循環(huán)到寄存器R3、 R4、 R5和R6中之后，選擇性地傳輸中 間變量y0、 yl、 y3、 y2、 y4、 y5、 y7、 y6…。如圖3中所示那樣列出存儲在寄存器R3、 R4、 R5和R6中的中間變量的值。多路復(fù)用器Muxl根據(jù)上述IHT算法，從寄存器R3、 R4、R5和R6拾取對應(yīng)的中間變量，且所述變量被饋送到加法器Addl中。在加法器Addl 的計算之后，產(chǎn)生最終IHT系數(shù)zO、 z3、 zl、 z2、 z4、 z7、 z5、 z6…。在寄存器R7中， 輸出系數(shù)zO、 z3、 zl、 z2、 z4、 z7、 z5、 z6…在循環(huán)之后被存儲。
輸入系數(shù)p8到p15以便獲得輸出z8到z15時的工作過程與上文根據(jù)圖3的暗灰部 分所述的過程恰好一樣，且因此此處不再重復(fù)。然而，根據(jù)圖3應(yīng)注意，輸入系數(shù)被循 序地饋送到轉(zhuǎn)換器電路中，且五個循環(huán)之后，第一輸出系數(shù)連續(xù)可用。因此，只要將有 效系數(shù)饋送到所述電路，所述電路就可連續(xù)工作以輸出有效數(shù)據(jù)，而無閑置循環(huán)。
圖2的IHT轉(zhuǎn)換器僅使用八個寄存器和兩個加法器。與現(xiàn)有技術(shù)中的傳統(tǒng)轉(zhuǎn)換器相 比，面積成本要小得多。根據(jù)本發(fā)明的IHT轉(zhuǎn)換器的成本和功率使用都減少。圖4說明根據(jù)本發(fā)明另一實施例的IHT轉(zhuǎn)換器。省略對與前述實施例的那些部分相 同的部分的描述。
如圖4中所示，本實施例的IHT轉(zhuǎn)換器的加法器Add0的輸出直接耦合到寄存器R3、 R4、 R5和R6。而且，本實施例的IHT轉(zhuǎn)換器包括循環(huán)計數(shù)器。所述循環(huán)計數(shù)器向多路 復(fù)用器Mux0提供選擇信號Cnt[O]，其中Cnt[O]表示循環(huán)計數(shù)器的最后一個位的值。
循環(huán)計數(shù)器還分別向寄存器R3、R4、R5和R6提供四個啟用信號en—r3、 en—r4、 en一r5 和en—r6。僅允許寄存器R3、 R4、 R5和R6中的每一者被寫入同樣在那時被接收到的對 應(yīng)于寄存益的啟用信號。以此方式，循環(huán)計數(shù)器(而不是如圖2中所示的實施例中的選 擇電路Muxes)控制加法器AddO的待寫入到正確寄存器中的結(jié)果。具體地說，啟用信號 是如圖3中所示的值1。當(dāng)計數(shù)器達(dá)到2、 6、 10、 14、 18、 22、 26、 30…時，將啟用信 號en—r3=l和加法器AddO的結(jié)果寫入到寄存器R3中；當(dāng)計數(shù)器達(dá)到3、 8、 11、 16、 19、 24、 27、 32…時，將啟用信號en—r4= 1和加法器AddO的結(jié)果寫入到寄存器R4中； 當(dāng)計數(shù)器達(dá)到4、 7、 12、 15、 20、 23、 28、 31…時，將啟用信號en—r5 = 1和加法器AddO 的結(jié)果寫入到寄存器R5中；且當(dāng)計數(shù)器達(dá)到5、 9、 13、 17、 21、 25、 29、 33…時，將 啟用信號en—r6=l和加法器AddO的結(jié)果寫入到寄存器R6中。
循環(huán)計數(shù)器進(jìn)一步向多路復(fù)用器Muxl提供選擇信號Cnt[5:0],其中Cnt[5:0]表示循 環(huán)計數(shù)器的最后6個位的值。多路復(fù)用器Muxl由選擇信號來排序，以拾取正確寄存器 的值，并將其饋送到加法器Addl。具體地說，當(dāng)計數(shù)器達(dá)到5、 6、 13、 14、 21、 22、 29、 30…時，tmpl=R3， tmp2=R5;當(dāng)計數(shù)器達(dá)至U 7、 8、 15、 16、 23、 24、 31、 32…時，tmpl=R4， tmp2=R6;當(dāng)計數(shù)器達(dá)到9、 10、 17、 18、 25、 26、 33、 34…曰寸，tmpl=R3， tmp2=R4; 當(dāng)計數(shù)器達(dá)到9、 10、 17、 18、 25、 26、 33、 34…時,tmpl=R3, tmp2=R4;且當(dāng)計數(shù)器 達(dá)至lj 11、 12、 19、 20、 27、 28、 35、 36…時，tmpl=R5， tmp2=R6，其中tmpl禾口 tmp2 表示加法器Addl的輸入。
從本實施例的IHT轉(zhuǎn)換器可看出，多路復(fù)用器MuxO和Muxl以及寄存器R3、 R4、 R5和R6的選擇由循環(huán)計數(shù)器所提供的控制信號來實現(xiàn)。由于芯片面積和功率使用幾乎 不受計數(shù)器增加的影響，所以本實施例的IHT轉(zhuǎn)換器的面積(成本)減到最小。
圖5a和圖5b說明AVC/H.264標(biāo)準(zhǔn)下的哈達(dá)馬德反變換，其中圖5a中的A到P是 幀內(nèi)16X16DC系數(shù)；圖5b中的CbA到CbD是Cb色度DC系數(shù)，且圖5b中的CrA到 CrD是Cr色度DC系數(shù)。具體來說，圖5b中的x是填補無效變量，通過所述填補無效 變量，色度DC系數(shù)的處理通過將無效系數(shù)填補在適當(dāng)?shù)奈恢锰幎m合于同一實施方案。在AVC/H.264的標(biāo)準(zhǔn)下，如圖5中所示，存在兩個通過通過1和通過2，其中通 過l是水平饋送，且通過2是垂直饋送。也就是說，在通過1中，將系數(shù)A、 B…P水平 輸入到IHT轉(zhuǎn)換器中，且產(chǎn)生對應(yīng)的輸出A'、 B'…P';且在通過2中，再次將系數(shù)A'、 B'…P'垂直輸入到IHT轉(zhuǎn)換器中，且接著產(chǎn)生最終結(jié)果。
參看圖2和圖3， IHT轉(zhuǎn)換器在一個通過中處理16個系數(shù)。然而，為了完成幀內(nèi)—16 X16DC的16個系數(shù)的哈達(dá)馬德反變換，所述系數(shù)需要通過IHT轉(zhuǎn)換器兩次。為了確保 轉(zhuǎn)換器的計算速度，需要連續(xù)的有效系數(shù)饋送。以此方式，輸出的結(jié)果是連續(xù)的，而無 閑置循環(huán)。
圖6說明具有連續(xù)的有效系數(shù)饋送的哈達(dá)馬德反變換轉(zhuǎn)換器系統(tǒng)(IHT轉(zhuǎn)換器系統(tǒng)) 600。如圖2和圖4中所示的實施例中的IHT轉(zhuǎn)換器601包含在IHT轉(zhuǎn)換器系統(tǒng)600中。 在IHT轉(zhuǎn)換器系統(tǒng)600中使用SRAM 602，其具有兩個端口讀取端口和寫入端口，以 提供輸入/輸出/臨時數(shù)據(jù)存儲。如圖6中所示，SRAM 602的讀取端口經(jīng)由讀取通道603 耦合到IHT轉(zhuǎn)換器601的輸入，且IHT轉(zhuǎn)換器601的輸出經(jīng)由寫入通道604耦合到SRAM 602。
SRAM602含有用于存儲32個條目的存儲空間，且每個條目是自適應(yīng)的，以便存儲 一個系數(shù)。將存儲空間分成兩部分較低半部存儲器，即條目0到條目15，以及較高半 部存儲器，即條目16到條目31。
圖7a和圖7b說明幀內(nèi)16X16 DC系數(shù)的雙通過IHT轉(zhuǎn)換輸入的實例。在圖7a中， 將初始系數(shù)p0、 p2、 pl、 p3…pl5水平輸入到IHT轉(zhuǎn)換器中。在圖7b中，通過l之后的 結(jié)果(即zO、 zl、 z2、 z3…zl4)需要被垂直輸入到IHT轉(zhuǎn)換器中。
圖8說明根據(jù)本發(fā)明一個實施例的IHT轉(zhuǎn)換系統(tǒng)的SRAM的存儲狀態(tài)。同樣參看圖 6、圖7a、圖7b和圖8，將初始系數(shù)pO、 p2、 pl、 p3…pl5輸入到SRAM,并使其占用 較低半部存儲器。通常，通過解壓縮管線的早期階段時的設(shè)計來填充較低半部存儲器。
在通過l (即，水平饋送階段)中，將讀取地址rcLaddr提供到SRAM，且接著經(jīng)由 讀取通道603，將較低半部存儲器rd—data中的系數(shù)pO、 p2、 pl、 p3…pl5讀取到IHT轉(zhuǎn) 換器的輸入。由于讀取通道603遞增尋址，所以系數(shù)pO、 p2、 pl、 p3…pl5經(jīng)由讀取通 道循序地轉(zhuǎn)移到IHT轉(zhuǎn)換器。在通過1之后，產(chǎn)生輸出的系數(shù)zO、 z3、 zl、 z2…zl4。
由于水平饋送階段的輸出的系數(shù)zO、 z3、 zl、 z2…zl4將充當(dāng)通過2 (即，垂直饋送 階段)的輸入，所以寫入通道604對輸出的系數(shù)z0、 z3、 zl、 z2…zl4進(jìn)行地址重新映射。 根據(jù)重新映射的地址，以zO、 z8、 z4、 zl2…zl5的次序，將輸出的系數(shù)zO、 z3、 zl、 z2…z14寫入到SRAM 602的較高半部中。因此，垂直饋送階段的輸入所需要的新次序存儲 在SRAM 602的較高半部中。
接著，在通過2 (即，垂直饋送階段)處，經(jīng)由讀取通道，將系數(shù)zO、 z8、 z4、 z12… z15從SRAM的較高半部讀取到IHT轉(zhuǎn)換器。在IHT過程之后，產(chǎn)生最終結(jié)果u0、 u12、 u4、 u8…ul1。再次，經(jīng)由地址重新映射寫入通道，將最終系數(shù)uO、 ul、 u4、 u5…ul5存 儲在較低半部存儲器中，如圖8中所示。
幀內(nèi)16X16 DC模式的轉(zhuǎn)換器操作細(xì)節(jié)如下
通過1:
轉(zhuǎn)換器電路輸入序列
p0 p2 pl p3 p4 p6 p5 p7 p8 p10 p9 pll p12 p14 p13 p15
轉(zhuǎn)換器電路輸出序列-
z0 z3 zl z2 z4 z7 z5 z6 z8 zll z9 z10 z12 z15 z13 z14
地址映射1:改變系數(shù)次序以與通過2所期望的次序匹配
z0 z8 z4 z12 zl z9 z5 z13 z2 z10 z6 z14 z3 zll z7 z15
通過2:
轉(zhuǎn)換器電路所期望的輸入序列
z0 z8 z4 z12 zl z9 z5 z13 z2 z10 z6 z14 z3 zll z7 z15
轉(zhuǎn)換器電路輸出序列-
u0 u12 u4 u8 ul u13 u5 u9 u2 u14 u6 u10 u3 u15 u7 ull
地址映射2:改變系數(shù)次序
u0 ul u4 u5 u2 u13 u6 u7 u8 u9 u12 u13 u10 ull u14 u15
圖9a和圖9b說明色度DC系數(shù)的雙通過IHT轉(zhuǎn)換輸入的實例。在圖9a中，將初始 系數(shù)pO、 p2、 pl、 p3…p7水平輸入到IHT轉(zhuǎn)換器中。在圖7b中，通過l之后的結(jié)果(即 z0、 zl、 z2、 z3…z7)需要被垂直輸入到IHT轉(zhuǎn)換器中。
圖10說明根據(jù)本發(fā)明一個實施例的IHT轉(zhuǎn)換系統(tǒng)的SRAM的存儲狀態(tài)。色度DC 模式的轉(zhuǎn)換器操作與幀內(nèi)16X16 DC模式的那些操作類似，且此處將不再重復(fù)。
色度DC模式的轉(zhuǎn)換器操作細(xì)節(jié)如下
通過1:
轉(zhuǎn)換器電路輸入序列
p0 pl x x p4 p5 x x p2 p3 x x p6 p7 x x
轉(zhuǎn)換器電路輸出序列zO x x zz4 x x z5 z2 x x z3 z6 x x z7
地址映射l:改變系數(shù)次序以與通過2所預(yù)期的次序匹配
z0 z4 x x zl z5 x x z2 z6 x x z3 z7 x x
通過2:
轉(zhuǎn)換器電路所預(yù)期的輸入序列-
z0 z4 x x zl z5 x x z2 z6 x x z3 z7 x x
轉(zhuǎn)換器電路輸出序列
u0 x x u4 ul x x u5 u2 x x u6 u3 x x u7
地址映射2:改變系數(shù)次序
u0 ul u4 u5 u2 u13 u6u7xxxxxxxx
圖8和圖IO中的淺灰區(qū)中的系數(shù)是有效數(shù)據(jù)，且暗灰區(qū)中的系數(shù)是無效的。根據(jù)圖 8可看到，輸入在IHT轉(zhuǎn)換器中的系數(shù)連續(xù)地是有效系數(shù)，而無閑置循環(huán)。
圖11說明哈達(dá)馬德反變換的方法的流程圖。如圖11中所示，在通過1中，在步驟 1101處，將待轉(zhuǎn)換的系數(shù)初始地輸入到SRAM的較低半部中；在步驟1102處，循序地 從SRAM的較低半部讀取所述系數(shù)，并將其輸入到圖2和圖4中所示的實施例中的IHT 轉(zhuǎn)換器中；且在步驟1103處，經(jīng)由地址重新映射寫入通道，將從IHT轉(zhuǎn)換器輸出的系數(shù) 寫入到SRAM的較高半部，使得存儲在SRAM的較高半部中的系數(shù)的次序是通過2中所 需的。在通過2中，在步驟1104處，從SRAM的較高半部讀取在通過1中從IHT轉(zhuǎn)換 器輸出的系數(shù)，并循序地輸入到IHT轉(zhuǎn)換器中；且在步驟1105處，將在通過2中從IHT 轉(zhuǎn)換器輸出的系數(shù)經(jīng)由地址重新映射寫入通道寫入到SRAM的較低半部。
本發(fā)明用無閑置循環(huán)的管線結(jié)構(gòu)來優(yōu)化資源使用率。面積(且因此成本)減到最小， 但性能快得足以支持HD解壓縮。而且，在添加了填補無效變量之后，用于哈達(dá)馬德反 變換的硬件可適合于幀內(nèi)16X16 DC系數(shù)和色度DC系數(shù)兩者?？蛇M(jìn)一步減少成本。另 外，使用寫入-地址重新映射機制來提供連續(xù)的有效輸入系數(shù)，而無面積損失。
本發(fā)明實現(xiàn)了成本與性能之間的良好平衡，且非常適合用作資源有限設(shè)備中的視頻 解碼器。本發(fā)明還可在資源有限設(shè)備的編碼側(cè)中用于哈達(dá)馬德變換，因為哈達(dá)馬德變換
是可逆的。
盡管在響應(yīng)于圖像數(shù)據(jù)的編碼/解碼技術(shù)的需要而提供解決方案的范圍內(nèi)論述上文 所揭示的實施例，但所屬領(lǐng)域的技術(shù)人員可容易釆用相同的處理器引擎或方法來提供其 它類型的目的。在不脫離如所主張的本發(fā)明的精神和范圍的情況下，所屬領(lǐng)域的技術(shù)人 員將想到本文所描述的內(nèi)容的改變、修改和其它實施方案。因此，本發(fā)明不是由前述說 明性描述內(nèi)容來界定，而是由所附權(quán)利要求書的精神和范圍來界定。
權(quán)利要求
1. 一種哈達(dá)馬德反變換(IHT)轉(zhuǎn)換器，其包括第一寄存器組，用于接收輸入到所述IHT轉(zhuǎn)換器中的系數(shù)；第一加法器，用于使存儲在所述第一寄存器組中的選定系數(shù)相加，并產(chǎn)生結(jié)果；第二寄存器組，用于接收來自所述第一加法器的所述結(jié)果；以及第二加法器，用于使存儲在所述第二寄存器組中的所述選定結(jié)果相加。
2. 根據(jù)權(quán)利要求1所述的IHT轉(zhuǎn)換器，其中所述第一寄存器組包括三個寄存器，且所 述第二寄存器組包括四個寄存器。
3. 根據(jù)權(quán)利要求1所述的IHT轉(zhuǎn)換器，其進(jìn)一步在所述第一寄存器組與所述第一加法 器之間包括第一多路復(fù)用器，用于將至少一個選定系數(shù)輸入到所述第一加法器中。
4. 根據(jù)權(quán)利要求1所述的IHT轉(zhuǎn)換器，其進(jìn)一步在所述第二寄存器組與所述第二加法 器之間包括第二多路復(fù)用器，用于將所述選定結(jié)果輸入到所述第二加法器中。
5. 根據(jù)權(quán)利要求1所述的IHT轉(zhuǎn)換器，其進(jìn)一步包括用于接收來自所述第二加法器的 結(jié)果的寄存器。
6. 根據(jù)權(quán)利要求1所述的IHT轉(zhuǎn)換器，其進(jìn)一步在所述第一加法器與所述第二寄存器 組之間包括選擇電路，用于將所述第一加法器的所述結(jié)果輸入到所述第二寄存器組 中的選定寄存器中。
7. 根據(jù)權(quán)利要求1所述的IHT轉(zhuǎn)換器，其中所述第一加法器的輸出耦合到所述第二寄 存器組中的每個寄存器，且其中向所述第二寄存器組中的每個寄存器提供啟用信 號，使得所述第一加法器的所述結(jié)果被輸入到所述第二寄存器組中的選定寄存器 中。
8. 根據(jù)權(quán)利要求7所述的IHT轉(zhuǎn)換器，其進(jìn)一步包括用于向所述第二寄存器組中的每 個寄存器提供所述啟用信號的循環(huán)計數(shù)器。
9. 一種哈達(dá)馬德反變換(IHT)轉(zhuǎn)換器，其包括第一寄存器組； 第一加法器；第一多路復(fù)用器，用于將存儲在所述第一寄存器組中的選定的值輸入到所述第一 加法器中；第二寄存器組，其耦合到所述第一加法器； 第二加法器；以及第二多路復(fù)用器，用于將存儲所述第二寄存器組中的選定的值輸入到所述第二加 法器中。
10. 根據(jù)權(quán)利要求9所述的IHT轉(zhuǎn)換器，其中向所述第二寄存器組中的每個寄存器提供 啟用信號，使得所述第一加法器的結(jié)果被輸入到所述第二寄存器組中的選定寄存器 中。
11. 根據(jù)權(quán)利要求10所述的IHT轉(zhuǎn)換器，其進(jìn)一步包括用于向所述第二寄存器組中的 每個寄存器提供所述啟用信號的循環(huán)計數(shù)器。
12. 根據(jù)權(quán)利要求11所述的IHT轉(zhuǎn)換器，其中所述循環(huán)計數(shù)器還向所述第一和第二多 路復(fù)用器中的每一者提供選擇信號。
13. —種哈達(dá)馬德反變換(IHT)轉(zhuǎn)換器系統(tǒng)，其包括SRAM;以及IHT轉(zhuǎn)換器，其包括第一寄存器組，用于接收輸入到所述IHT轉(zhuǎn)換器的系數(shù)； 第一加法器，用于使存儲在所述第一寄存器組中的選定的所述系數(shù)相加； 第二寄存器組，用于接收來自所述第一加法器的結(jié)果；以及 第二加法器，用于使存儲在所述第二寄存器組中的選定的所述結(jié)果相加；其中，所述IHT轉(zhuǎn)換器的輸入經(jīng)由讀取通道耦合到所述SRAM;且所述IHT轉(zhuǎn)換 器的輸出經(jīng)由寫入通道耦合到所述.SRAM。
14. 根據(jù)權(quán)利要求13所述的IHT轉(zhuǎn)換器系統(tǒng)，其中所述寫入通道經(jīng)地址重新映射，使 得所述IHT的經(jīng)重新映射的輸出以合適的次序布置，使得所述輸出可被重新輸入到 所述IHT轉(zhuǎn)換器中。
15. 根據(jù)權(quán)利要求14所述的IHT轉(zhuǎn)換器系統(tǒng)，其中SRAM包括第一半部和第二半部； 且在第一通過中，所述IHT轉(zhuǎn)換器經(jīng)由所述讀取通道從所述第一半部受到饋送，且 經(jīng)由所述寫入通道輸出到所述第二半部。
16. 根據(jù)權(quán)利要求15所述的IHT轉(zhuǎn)換器系統(tǒng)，其中在第二通過中，所述IHT轉(zhuǎn)換器經(jīng) 由所述讀取通道從所述第二半部受到饋送，且經(jīng)由所述寫入通道輸出到所述第一半 部。
17. 根據(jù)權(quán)利要求13所述的IHT轉(zhuǎn)換器系統(tǒng)，其中所述IHT轉(zhuǎn)換器的所述第一寄存器 組包括三個寄存器，且所述第二寄存器組包括四個寄存器。
18. 根據(jù)權(quán)利要求13所述的IHT轉(zhuǎn)換器系統(tǒng)，其中所述IHT轉(zhuǎn)換器進(jìn)一步在所述第一加法器與所述第二寄存器組之間包括選擇電路，用于將所述第一加法器的所述結(jié)果 輸入到所述第二寄存器組中的選定寄存器中。
19. 根據(jù)權(quán)利要求13所述的IHT轉(zhuǎn)換器系統(tǒng)，其中在所述IHT轉(zhuǎn)換器中，所述第一加 法器的輸出耦合到所述第二寄存器組中的每一者，且其中向所述第二寄存器組中的 每個寄存器提供啟用信號，使得所述第一加法器的所述結(jié)果被輸入到所述第二寄存 器組中的選定寄存器。
20. 根據(jù)權(quán)利要求19所述的IHT轉(zhuǎn)換器系統(tǒng)，其中所述IHT轉(zhuǎn)換器進(jìn)一步包括用于向 所述第二寄存器組中的每個寄存器提供所述啟用信號的循環(huán)計數(shù)器。
全文摘要
本發(fā)明提供一種哈達(dá)馬德反變換(IHT)轉(zhuǎn)換器，其包括第一寄存器組，用于接收輸入到所述IHT轉(zhuǎn)換器的系數(shù)；第一加法器，用于使存儲在所述第一寄存器組中的選定的所述系數(shù)相加；第二寄存器組，用于接收來自所述第一加法器的結(jié)果；以及第二加法器，用于使存儲在所述第二寄存器組中的選定的所述結(jié)果相加。本發(fā)明提供一種哈達(dá)馬德反變換(IHT)轉(zhuǎn)換器系統(tǒng)。
文檔編號H04N7/26GK101472180SQ20071030837
公開日2009年7月1日 申請日期2007年12月29日 優(yōu)先權(quán)日2007年12月29日
發(fā)明者斯特凡·埃卡特, 李錦程 申請人:輝達(dá)公司